Устройство для контроля оперативных накопителей

 

Изобретение относится к вычислительной технике и может быть использовано для функционального контроля оперативных запоминающих устройств (ОЗУ). Цель изобретения - повышение достоверности контроля , Устройство содержит ОЗУ 1, первый счетчик 2. первый элемент И 3, мультиплексор 4, коммутатор 5, анализатор 6 кодов, генератор 7 импульсов, второй счетчик 8, блок 10 памяти, первый элемент 12 задс.-ржки, второй элемент 14 задержки, триггер 15, второй элемент И16, первый и второй элементы И17 и 18с инверсией. Возможность тестирования динамических ОЗУ во всех основных режимах работы, а именно в режиме считывания и записи, в режиме считывание - модификация - запись и в страничных режимах считывания и записи повышает полноту контроля и расширяет область применения устройства.4 ил,

СОЮЗ СОВЕТСКИХ

СОЦИАЛ И СТИВ Е С К ИХ

РЕСПУБЛИК

s G 11 С 29/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4691139/24 (22) 16,05.89 (46) 15 01.92. Бюл, ¹ 2 (72) Г. Ю. M а ну к я н и С. А. М к рты ч я н (53) 681.327.6(088,8) (56) Авторское свидетельство СССР № 749887, кл. 6 11 С 29/00, 1978.

Авторское свидетельство СССР

N 994477991133, кл. G 11 С 29/00, 1980. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ОПЕРАТИВНЫХ НАКОПИТЕЛЕЙ (57) Изобретение относится к вычислительной технике и может быть использовано для функционального контроля оперативных запоминающих устройств (03Y), Цель изобре. !Ы„„ 1705873 тения — повышение достоверности контроля, Устройство содержит ОЗУ 1, первый счетчик 2, первый элемент И 3, мультиплексор 4, коммутатор 5, анализатор 6 кодов, генератор 7 импульсов, второй счетчик 8, блок 10 памяти, первый элемент 12 задержки, второй элемент 14 задержки, триггер 15, второй элемент И16, первый и второй элементы И17 и 18 с инверсией, Возможность тестирования динамических ОЗУ во все:< основных режимах работы, а именно в режиме считывания и записи, в режиме считываниемодификация - запись и в страничны:< режимах считывания и записи повышает полноту контроля и расширяет область примен ния устройства. 4 ил, 1705873

10

40

Изобретение относится к области вычислительной техники и может быть использовано для функционального контроля оперативных запоминающих устройств (ОЗУ), Цель изобретения — повышение достоверности контроля, На фиг.1 приведена структурная схема устройства; на фиг, 2 — временные диаграммы работы устройства для контроля ОЗУ в режиме "Считывание" и "Запись"; на фиг, 3 — временные диаграммы работы устройства при контроле ОЗУ в режиме "Считывание-модификация-запись"; на фиг. 4— временные диаграммы работы устройства при контроле ОЗУ в страничных режимах

"Считывание" и "Запись".

Устройство подключается к тестируемому ОЗУ 1 и содержит первый счетчик 2, первый элемент ИЗ, мультиплексор 4, коммутатор 5, представляющий интерфейсную коммутационную матрицу, анализатор 6 кодов, в качестве которого может быть использован сигнатурный анализатор, генератор 7 импульсов, второй счетчик 8, первую группу входов 9>, 9z,... 9m устройства, блок 10 постоянной памяти, в качестве которого может быть использовано постоянное запоминающее устройство (ПЗУ), вторую группу входов 111, 112,...11(устройства, первый элемент 12 задержки, вход 13 устройства, второй элемент 14 задержки 0-триггер

15, второй элемент И16, первый элемент

И17 с инверсией, второй элемент И18 с инверсией, На временной диаграмме (фиг. 2) обозначены импульсы 19 генератора 7. разряд

"0" (20) счетчика 8, разряд "1" (21) счетчика

8, разряд "2" (22) счетчика 8, разряд "3" (23) счетчика 8, сигнал RAS 24 с первого выхода блока 10 памяти, сигнал 25 управления мультиплексора 4 на входе X (пятый выход блока 10), сигнал CAS 26 с второго выхода блока 10, сигнал 27 на счетном входе счетчика 2, сигнал "Чтение/запись" (28) на третьем выходе блока 10 памяти, сигнал

"Запись" (29) на входе записи счетчика 8, сигнал 30 с седьмого выхода блока 10, сигналы с выходов t1> и 11з устройства обозначены позициями 31 и 32, разряды с "0" по

"6" счетчика 2 обозначены позициями 33-39, разряды "7" и "13" счетчика 2 обозначены позициями 40 и 41, разряд "14" (42) счетчика

2 (стимулирует информационный вход тестируемой ОЗУ 1).

На временной диаграмме (фиг. 3) обозначены импульсы 43 генератора 7, разряды с "0" по "2" счетчика 8 обозначены позициями 44 46, сигнал RAS 47 с первого выхода блока 10 памяти, сигнал 48 управления мультиплексора 4 на входе Х. сигнал GAS 49 с второго выхода блока 10, сигнал 50 на счетном входе счетчика 2, сигнал "Чтение/запись" 51 на третьем выходе блока 10, сигнал "Запись" 52 на входе записи счетчика 8, сигнал 53 с седьмого выхода блока 10, сигналы с входов 111 и 112 устройства обозначены позициями 54 и 55, разряды с "0" по

"6" счетчика 2 обозначены позициями 56-62, разряды "7" и "13" счетчика 2 обозначены позициями 63 и 64, разряд "14" 65 счетчика 2, На временной диаграмме (фиг. 4) обозначены импульсы 66 генератора 7, разряды

"0", "1", "2" и "7" счетчика 8, обозначенные позициями 67-70, сигнал RAS 71 с первого выхода блока 10, сигнал 72 управления мультиплексора 4 на входе Х, сигнал CAS 73 с второго выхода блока 10, сигнал 74 с четвертого выхода блока 10, сигнал "Запись" 75 на входе записи счетчика 8, сигнал 76 с седьмого выхода блока 10, сигналы с входов

111 и 112 устройства обозначены позициями

77 и 78, разряды "0", "1", "2", и "6" счетчика

2 обозначены позициями 79-82, разряд "7" (83) счетчика 2, разряд "14" (84) счетчика 2, сигнал 85 с выхода элемента ИЗ, сигнал 86 с выхода элемента 14 задержки, сигнал 87 с прямого выхода О-триггера 15, сигнал 88 с выхода элемента 12 задержки, сигнал "Чтение/эапись" (89) на третьем выходе блока

10, сигнал 90 с выхода элемента И 16, сигнал 91 на выходе записи счетчика 2, сигнал

92 на счетном входе счетчика 2.

Устройство обеспечивает контроль ОЗУ при работе последней в режимах "Считывание и запись", "Считывание-модификациязапись" и "Страничные считывание и запись" следующим образом.

Режим работы ОЗУ, при котором осуществляется ее контроль, определяется кодовой комбинацией, устанавливаемой на входах 111, 112„.,11 устройства. На входах

91 92,...9m устройства устанавливается кодовая комбинация эталонной сигнатуры контроля для выбранного режима работы

ОЗУ, Контроль ОЗУ при работе последней в режимах "Считывание и запись" осуществляется реализацией теста "Марш", Выбор этого режима (цапример, при использовании только двух иэ групп входов

11>, 11 .„,11г. а именно 11> и 112, обозначенных на временных диаграммах фиг. 2, позициями 31 и 32) определяется комбинацией

"1,0".

Генератор 7 фор :.ирует синхроимпульсы 19, которые поступают на счетный вход второго двоичного с етчика 8, работающего

s режиме пересчета. К началу работы все разряды счетчика 8 находятся в единичном

1705873

50

55 состоянии. С приходом первого синхроимпульса счетчик 8 устанавливается в нулевое состояние. а каждый последующий синхроимпульс увеличивает состояние счетчика 8 на единицу.

Сигналы 20-23 с выходов разрядов счетчика 8 стимулируют соответствующие адресные входы блока 10 памяти, определяя появление на выходах последнего сигналов согласно временным диаграммам (фиг, 2).

На первом выходе блока 10 памяти имеет место сигнал RAS (24),имеющий длительность в три такта (период) синхроимпульсов с активным нулевым состоянием, С второго выхода блока 10 памяти появляется сдвинутый относительно сигнала RAS на два такта, сигнал 26 второго разрешения выборки CAS длительностью в один такт синхросигнала, а также имеющий активное нулевое состояние.

Поскольку для теста типа "Марш" существенно, чтобы первой подавалась команда

"Чтение", а второй команда "Запись", с третьего выхода блока 10 памяти в течение времени, необходимого для первого обращения к ячейке ОЗУ, имеет место сигнал 28

"1" (" Чтение" ), а второе обращение к той же ячейке, сопровождается сигналом "0" ("Запись"), Таким образом. согласно временной диаграммы (фиг. 2) во время каждой команды

"Чтение" и каждой команды "Запись" имеют место два сдвинутых друг относительно друга сигнала разрешения выборки RAS (24) и

CAS (26).

Адресные сигналы подаются на тестируемое ОЗУ 1 от счетчика 2 через мультиплексор 4, который мультиплексирует во время последовательно две половины адресных сигналов, младшая половина адресных линий (33-39) передается на выход мультиплексора 4 и, следовательно, на адресные входы тестируемой ОЗУ 1 при нулевом значении управляющего входа мультиплексора 4, а старшая половина— при единичном значении. На временных диаграммах фиг. 2 тестируемое ОЗУ 1 - 16 Кх1, п — число адресных входов равно 14, а иэ старшей половины адресных линий показаны разряды п/2-й (40) и (п-1)-й (41) счетчика 2.

Прием адресных частей в тестируемую

ОЗУ 1 осуществляется по переднему фронту сигнала RAS (младшая половина адреса— адрес строки), и по переднему фронту сигнала CAS (старшая половина адреса — адрес столбца). Кроме того, на прием младшей половины адреса фронтом сигнала RAS требуется некоторое время.

Исходя из изложенного. сигнал 25 с пятого выхода блока 10 памяти.,управляющий мультиплексором 4, имеющий уровень "0", становится "1 за такт до прихода сигнала

CAS на время присутствия последнего.

Передним фронтом сигнала 27 с четвертого выхода блока 10, поступающего через первый элемент 17 на счетный вход счетчика 2, обеспечивается изменение состояния последнего на единицу (адрес следующей ячейки ОЗУ 1) по завершении двух обращений к одной ячейке ОЗУ 1 (одно обращение — с чтением, а другое — с записью).

Одновременно с сигналом 27 на шестом выходе блока 10 памяти появляется сигнал

29 длительностью в один такт и с активным нулевым уровнем, задним фронтом которого (перепад с уровня "0" в уровень "1") происходит запись в счетчик 8 исходного единичного состояния (все информационные входы счетчика 8 соединены с входом

13 устройства, на котором имеет место уровень "1".

Циклы (по два обращения, одно с чтением, другое с записью) по второму и последующим адресам тестируемого ОЗУ 1 происходят аналогично.

Последний используемый (и + к - 1) и разряд счетчика 2 стимулирует старший К-й вход данных (Д1, Д2„..Д>) тестируемой ОЗУ

1 так, что первую половину общего времени теста для одноразрядных ОЗУ будут с.итываться единицы и записы B3i,cR ноли (считается, что к началу контроля во всех ячейках

ОЗУ записаны единицы), а вт.>рую поповщину общего времени, наоб.-рот, будут считываться ноли и записываться единицы по всем адресам, реализуя таким образом тест

"Марш".

Для многоразрядных ОЗУ помимо режимов "Чтение единиц/запись нолей" и

"Чтение нолей/запись единиц" будут иметь место избыточные режимы "Чтение нолей/запись нолей" и "Чтение единиц/запись единиц", что только повышает сложность теста, а избыточность эта при использовании сигнатурного анализа не имеет значение.

Все указанные сигналы приходят на тестируемую ОЗУ 1 через коммутатор 5. Выходы тестируемой ОЗУ 1 поступают на информационные входы, используемого в качестве регистратора выходных реакций, анализатора 6 кодов, представляющего собой сигнатурный анализатор, первый управляющий вход (старт/стоп) которого управляется от последнего используемого разряда счетчика 2, а на второй управляющий вход анализатора 6 поступают синхроимпульсы с генератора 7.

1705873

20

35

gl 5

or.

I !./

Использование сигнатурного анализатора обеспечивает контроль выходных реакций тестируемой ОЗУ 1 при всех возможных состояниях таблицы истинности, а именно при запрете "Чтение", при запрете "Запись", при разрешении "Запись" и при разрешении "Чтение".

Контроль ОЗУ при работе последней в режиме "Считывание-модификация-запись" осуществляется тестами "Марш", Выбор этого режима (например, при использовании oлько двух из группы входов

11, 112,.„11, а именно 111 и 1 t;, обозначенных на временных диаграммах фи, 3 позициями 54 и 55) определяется комбинацией

"0,1". a входах 9l, 9;„„9 устанавливае-ся код эталонной сигнатуры для этого режима.

Счетчик 8 изменяет состояние при,оступлении на е!-с счетный вход синхрсиглпульсов 43 с;енератора 7. Сигналы 44-46 с выходов разрядов счетчика 8 стимулируют соответствующие адресные входы блока 10 памяти, определяя появление на выходах последнего сигнал!ов согласно временным диаграммал1 (фиг, 3}.

Сигнал RAS 47 е первсго выхода блока

10 памяти имеет длительllîñòü в четыре гэкта синхроим",у-,ьеоя и аюивное нулевое состояние.

Сигналы САЯ 49 с второго выхода блока

10, сдвинутый н; два такта относительно сигнала RAS, имеет длительность в двэ периода синхриим упьсов.

Сигнал 48 с пятого выхода блока 10 памяти, управляющий работой мультиплексора 4, к приходу сигнала RAS имеет уровень

"0" (обеспе гивается прием в тестируемую

ОЗУ 1 по переднему фронту сигнала RAS младшей половины адреса) и принимае". уровень "1" за такт до прихода сигнала СА5 (прием в ОЗУ 1 по переднему франту сигнала ГAS старшей половины адреса).

Сигнал 48 вновь принимает уровень "0" к приходу следующего сигнала РР.S.

Так как при рзГ-сте ОЗУ в режиме "С ",— тывание-модификац1я-запись" во врегля каждого обращения к ячейке ОЗУ про!;схо дит как сч ",тывание ранее записанной информации, так и запись модифицирован, ой информации, тс сигнал 51 "Чтение-;.;- !ись, с третьего выхода блока 10 памяти имеет уровень "1" до середины сигнала I..AS (считывание информации) и имеет урове !гь "Т в течение одного такта во время второй: оловины сигнала CAS (обеспечивается запись модифицирован ной информации), Таким образом, в первую по.мвину общего времени теста для одноразрядных

ОЗУ во время каждого обоащения к ячейкам будут считываться единицы и зэпигыоаться нсли (условно считаем, что во всех ячейках

ОЗУ 1 заранее записаны единицы), а вторую половину общего времени, наоборот, будут считываться ноли и записываться единицы.

Смена адреса тестируемой ОЗУ 1 обеспечивается передним фронтом сигнала 50 с четвертого выхода блока 10, появляющегося в момент окончания сигнала CAS и имеющего длительность в один период синхроимпульса, Одновременно с сигналом 50 на шестом выходе блока 10 памяти имеет место сигнал

52 с активныгл нулевым уровнем и длительностью в один такт, задним фронтом которсго осуществляется запись в счетчик 8 исходного единичного состояния.

Последующие циклы (одно обращение с считыванием и записью) последовательно ко всем ячейкам тестируемого ОЗУ 1 осуществляются аналогично.

Контроль ОЗУ при работе последней в страничных режимах "Считывание" и "Запись" осуществляется тестом,, условно названным также "Марш". При этом в случае одноразрядных ОЗУ происходит считывание "1" со всех ячеек каждой строки, с последующей записью нолей в эту >ке строку в те ение первой половины общего времени тес1а, а во второй половине общего времени, наоборот, будут считываться ноли со всех ячеек строки и записываться единицы.

Выбор этого режима (например, при использовании только двух иэ группы входов

11l, 11z,...11, а и ленно 111 и 11z, обозначенных на вр!вложенных диаграммах фиг. 4 позициями 77 и 78) определится комбинацией 1,1". На входах 91, 9,...9п устанавливается код эталонной сигнатуры для этого режима, Счетчик 8 работает в режиме пересчета при поступлении на его счетный вход синхроимпульсов 66 с генератора 7, Сигналы с выходов разрядов счетчика 8 стимулируют соответствующие адресные входы блока 10 памяти, определяя появлен!!е на ьь ходах последнегс сигналов cornac но врел енным диаграммам (фиг, 4), Рабата ОЗУ в страничных режимах

"Считывание" и Запись" отличается тем, чс в процессе с:ит ывания или записи изменяются только адреса столбцов, тем самым осуществляется перебор я еек данной стро-!

<и, Считаем, что в этом режиме младшая половина адресных линий тестируемой ОЗУ

1(разряды 0 -(n!2-1).;братчика 2. На временных диаграммах фиг. 4 обозначены разряды

"0", "1", "2" и n/2-1 (позиции 79-82 соответствен: о) — является адресом столбца. Соответственно старшая половина адресных линий (разряды п 2-(n-" l счетчика 2. На ди1705873

1О аграммах фиг. 4 обозначен только один n/2й разряд (позиция 83) — является адрег:ом строки.

Условно выбираем, что в течение действия одного сигнала RAS 71 (передний фронт 5 ксторого осуществляег прием в тестируемое ОЗУ 1 старшую половину адресных линий-адрес строки) имеют место 64 си нала

CAS 73 (каждый из которых обеспе«ивае1 выбор соогветствующей ячейки этой стра- 10 ки — 64 адреса столбцов).

Например, так как для ОЗУ <6 Кх1 число ячеек в одной строке равно 128 то для их полного перебора необходимо обратиться к каждой строке два раза (2 сигнала CAS). 15

Реализуя тес1, условно «азванный

"Марш" устройство обеспечивает по 2 обращения к каждой стооке с чтением (чтение информации со всех ячеек строки) с последующими двумя обращениями (сигналы 20

RAS) к той же строке с ".аписью.

Передним фронтом первого сигнала

RAS 71 (длительностью равной 129 периодам синхроимпульсов) осуществляется выбор строки, имеющей нулевой адрес, 25 тестируемой ОЗУ 1 (в исходном состоянии на всех выходах разрядов счетчика 2 иаэс-.ю-, место "0".

Передним .!>рантом первого из 6 си. «".лов CAS 73 осуществляется выбор столбца, 30 имеющего нулевой а,,рег, вторыл сигналом

CAS — выбор сголбца, имеющего 1ерьь и адрес, а последнил1 64 сигналом СнЯ вЂ” выбор столбца с 63-м адресом

Сигнал 72 управления мул ьтиплек-.орэ 35

4 с пятого выхода блока 10 памяти к пр .;оду сигнала РАБ имеет уровень "1" (присм адреса строки в ОЗУ 1), принимает урове«ь "0" за такт до прихода перво. î си1«an3 С 1 и вновь устанавли-1ается в урав..нь "1" E ма- 40 мент окончания сиг ала RAS (ппием:. адре сов столбцов в ОЗУ 1).

Смена адреса ОЗУ 1 (измененияе ссстояния счетчика 2) осуществляется передними 45 фронтами сигналов 74 (активное единичное состояние и длительность каждого в один период синхроимпульсов) с четвертого выхода блока 10 памяти, появляющихся в Мо мент окончания сигналов CAS. 50

Одновременно с 64-м сигналом 74 (момент окончания первого сигнала RAS 71 v. последнего из 64 сигналов CAS 73), по этораму устанавливается 64 адрес столбца, с шестого выхода блока 10 памчти появляется сиг- 55 нал 75 (активное нулевое состояние и длительность в один период синхроимпульсав), задним фронтом которого осуществляется запись в счетчик 8 исходного единичного состояния.

Передним Франтом второго сигнала

RAS ссуществляется выбор той же строки, имеющей нулевой адрес, а передним фронтом первого из 64 сигналов CAS осуществляется выбор столбца, имеющего v4 адрес и далее все происхад .т аналогично, При контроле ОЗУ 1 в условиях работы послед,1ей в страничных режимах с седьмого выхода блока 10 памяти на вход первого элемента ИЗ поступает сигнал 76 уровня "1, и когда во время действия второго сигнала

RAS 63 сигнал 74 (передний фронт), поступая на счетный вход счетчика 2. изменяет его состояние, так что на выходах разрядов

0- (п/2-1) счетчика 2 имеют место "1" (столбец с 127 адресом выбирается в ОЗУ 1 передним франтом 64-го сигнала CAS), с выхода первого элеме1па ИЗ появляется сигнал 85 уровня 1".

Этот сигнал, поступая на счетный вход

D-триггера 15 (исходное нулевое состояние). перебрасывает его U едичичное состояние {наличие «а информационном входе

D триггера 15 уровня "1" с его инверсного выхода).

Наличие на обоих входах второгс элемента И16 "1" (на псрвам входе - состояние прямого n.. хода триг: епа 15 i5,), э :а в1ором входе — =иг àna с вь ..ода элеме>f ЫЗ, задержанного 1а 0. 1 i т;.:T в-. срыл; " 1е..- .;:том

14 задеря<ко 86 : опр де.яе — i почэлс1« >- 3 инверс«ам гкоде г.;; огс; 3J :H 3 17 ".vlf нала 9("1". При этом слс:,;.;. 1< я -,рохож1: е н и; 6 4 с и г i," к а 7 1 и а с;. т н . i в к о д ( с .еt .и а z1тел1 самь! со. ра. яе1сч ток/1цее

127 с с».-ние сч".т;ока 12 ал..1ес).

Сит«э". 90 1 с ь1х. да элем» ге 116 поступает Tc K:. Kp. на и 13я,".. и вход второго эле. «та 18 и в момент пр1хода на его инверсный вход сигнала 75 (активное г;левое сосгояни-.-. и длительносэь в один г.-.-:иод си их раимп ьi.:а) с выхс1да элел1ен а i 8 по является сигнал 91 (активное еди11ичнс е состояние и длительность в один период синхроимпульса).

Передним фронтом сигнала 91 осуществляется запись в разряды 0- (и/2-1) счетчика

2 "0" {соответствующие входы соединены с шиной нулевого потенциала), а в остальные разряды — информации с соответствующих выходов счетчика 2 (соответственное подключение выходов разрядов счетчика 2 с его входами), Сигнал 89 "Чтение/запись" с третьего выхода блока 10 памяти в данном режиме определяется состоянием соответствующего входа последнего(прямой выход триггера

15). Так. в течение первых двух обращений (сигналы RAS) к строке с нулевым адресом сигнал 89 имеет уровень "1" ("Чгение"), 1705873

5

30

45

55

Триггер 15 перебрасывается в единичное состояние в момент, когда на выходах счетчика 2 устанавливается двоичная комбинация, соответствующая числу 127.

Благодаря задержке в три периода синхроимпульсов (осуществляемой элементом

12) соответствующий (Ао) вход блока 10 памяти принимает уровень "1" в момент записи в счетчик 8 исходного единичного состояния. Таким образом, псги повторных двух обращениях (сигналы RAS) к той же строке аналогично сигнал 89 имеет уровень

"0" (" Запись" ).

Когда в процессе записи в ячейки строки, имеющей нулевой адрес, счетчик 2 устанавливается в состояние, при котором на его выходах имеет место двоичная комбинация, соответствующая числу 127 (столбец с

127-м адресом), с выхода элемента ИЗ появляется сигнал 85, перебрасывающий по счетному входу 0-триггер 15 в нулевое положение, 8 результате на инверсном входе элемента 17 устанавливается "0" 90 и это определяет прохождение 64 сигнала 74 (во время четвертого сигнала RAS) на счетный вход счетчика 2 (92), увеличивая состояние последнего на единицу (младшая половина адресных линий — столбец с нулевым адресом, а старшая половина адресных линий— строка с единичным адресом).

Сигнал 90("0") на прямом входе элемента 18 ЗАПРЕТ препятствует появлению на выходе последнего сигнала 91 записи в счетчик 2 (в момент прихода на инверсный вход элемента 18 сигнала 75 с шестого выхода блока 10 памяти).

После переключения триггера 15 в нулевое состояние через время в три периода синхроимпульсов (элемент 12 задержки) ra третьем выходе блока 10 памяти устанавливается сигнал 89 "1" (" Чтение" ).

И далее происходит чтение информации ("1") с последующей записью ("0") по всем ячейкам второй и всех последующих строк в течение первой половины общего времени теста для одноразрядных ОЗУ, а вторую половину общего времени, наоборот, будут считываться нули и записываться единицы аналогично описанному для строки с нулевым адресом.

Дополнительно отметим, что во время контроля ОЗУ 1 при работе последней в режимах "Считывание и запись" и "Считывание-модификация-запись" сигнал с седьмого выхода блока 10 памяти (позиции 30 и

53 на соответствующих временных диаграммах фиг. 2 и фиг. 3) имеет постоянно уровень "0", этим исключается появление сигнала на выходе элемента ИЗ и триггер 15 сохраняет исходное нулевое состояние, Последнее обеспечивает пропускание через первый элемент 17 сигналов (с четвертого выхода блока 10) на счетный вход счетчика 2 и блокирует появление на выходе второго элемента 18 сигналов записи в счетчик 2.

Уровень сигнала на входе Ао блока 10 памяти в первых двух режимах не влияет на состояние выходов последнего.

Сокращение емкости блока 10 памяти, в качестве которого используется постоянное запоминающее устройство ПЗУ (например, типа К556РТ5), достигается уменьшением длительности сигнала RAS (в течение одного сигнала RAS имеет место меньше число сигналов CAS) в страничном режиме. При этом увеличивается число обращений к каждой строке (число сигналов БАБ), что. однако, не приводит к заметному увеличению времени контроля, Таким образом, возможность тестирования динамических ОЗУ во всех основных режимах ее работы, а именно в режиме Считывание и записи" в режиме "Считывание-модификация-запись" и в страничных режимах "Считывание и запись" повышает полноту контроля и расширяет область применения устройства.

Формула изобрете i ия

Устройство для контроля оперативных накопителей, содержащее генератор импульсов, первый счетчик, мультиплексор, триггер, первый элемент И, первый элемент задержки, коммутатор, анализатор кодов, выходы мультиплексора являются адресными выходами устройства, входы первой и второй груп и глул ьтиплексора соединены соответственно с выходами первой и второй групп первого счетчика, выходы третьей группы первого счетчика являются информационными выходами устройства, первый управляющий вход анализатора кодов соедине: с выходом старшего разряда первого счетчика, входы первой группы анализатора кодов являются информационными входами устройства, второй управляющий вход анализатора кодов соединен с выходом генератора импульсов, с т л и ч а ю щ е е с я тем, что, с ца,ью повышения достоверности контроля, в ус гройс ТВо введены блок постоянной памяти, первый и второй элементы И с инверсией, второй счетчик, второй элемент И, второй элемен; задержки, информационные входы первой группы первого счетчика соединены с соответствующими выходами второй группы первого счетчика, информационные входы второй группы первого сче1чика — с состветствующими выхо14

1705873

u22 дами третьей группы первого счетчика, выходы первой группы которого соединены с входами первого элемента И, входы второй группы анализатора кодов являются входами задания эталонного значения устройст- 5 ва, выходы второго счетчика соединены с адресными входами первой группы блока постоянной памяти, адресные входы второй группы блока постоянной памяти являются входами r руппы задания режима устройст- 10 ва, вход синхронизации второго счетчика соединен с выходом генератора импульсов, вход младшего разряда блока постоянной памяти — с выходом первого элемента задержки, выход первого элемента И вЂ” с вхо- 15 дом второго элемента задержки и с входом синхронизации триггера, информационный вход которого соединен с его инверсным выходом, прямой выход триггера соединен с входом первого элемента задержки и с 20 первым входом второго элемента И. второй вход которого соединен с выходом второго

11

21

Z2

Z3

29

26

27

28 с9

3О

31

32

33

39

56

57

38

В

ФО

91

92 элемента задержки, выход второго элемента И вЂ” с инверсным входом первого и прямым входом второго элементов И с инверсией, выход первого элемента И с инверсией соединен с входом синхронизации первого счетчика. вход записи которого соединен с выходом второго элемента И с инверсией, первый и второй выходы блока постоянной памяти являются соответственно выходами выборки строки и столбца устройства, третий выход блока постоянной памяти является выходом задания режима устройства. четвертый выход блока постоянной памяти соединен с прямым входом первого элемента И с инверсией, управляющий вход мультиплексора — с пятым выходом блока постоянной памяти, шестой выход которого соединен с инверсным входом второго элемента И с инверсией и с входом записи второго счетчика, седьмой выход блока постоянной памяти соединен с входом первого элемента И.

1705873

1705873 " k т r / г- я- = - @фф " o g

Сос1авитель Ю.Сычев

Редактор О. Спесивых Техред М Моргентау Корректор И. Муска

Заказ 19б Тираж Подписное

ВНИИПИ Государственного комитета па изобретениям и открытиям при ГКНТ СССР

113035. Москва Ж-35 Раушская наб., 4/5

Производственно-издательскии комбинат "Патент", г, Ужгород, ул.Гагарина. 101 — — -т -—