Линия задержки

 

Изобретение позволяет увеличить задержку схемы при заданном числе транзисторов и без изменения их конструктивно-электрических характеристик,что эквивалентно получению заданной величины задержки на меньшей площади (меньшем числе транзисторов) кристалла, например при интегральном исполнении схемы. Изобретение может быть использовано в различных устройствах автоматики и цифровой вычислительной техники для постоянней задержки сигнала. Устройство содержит группу последовательно включенных каскадов так, что вход последующего каскада соединен с выходом предыдущего, каждый каскад содержит два МДП-транзистора разного типа , затворы и стоки транзисторов 1 (Р-типа), 2 (П-типа) в каждом каскаде соединены соответственно с его входом и выходом, а истоки транзисторов 1 и 2 каждого каскада соединены с входом предыдущего каскада, остальные истоки транзисторов (например, в первом каскаде) 1 и 2 соединены соответственно с первой 3 и второй 4 шинами источника питания. 3 ил. (Л С

союз соВетских

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

css)s Н 03 К 5/13

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ 4

О

Ос

О

ЬЭ ф

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4647955/21 (22) 06.02.89 (46) 15.01.92. Бюл. М 2 (72) А.Е,Заболотный, В.А.Максимов и

Я.Я.Петричкович (53) 621,318(088,8) (56) Заявка Японии М 61-43811, кл. Н 03 К 5/13, 1986.

Заявка ЕПВ М 0175501, кл. Н 03 К 5/13, 1986, Филатов В.Н. и др. Элементы вычислительной техники на КМДП-структурах.

Учебное пособие. Иэд-во МИЭТ. 1986. с.

54, рис. 2.23. (54) ЛИНИЯ ЗАДЕРЖКИ (57) Изобретение позволяет увеличить задержку схемы при заданном числе транзисторов и без изменения их конструктивно-электрических характеристик, что эквивалентно получению заданной величины. Ж „1706024 А1 задержки на меньшей площади (меньшем числе транзисторов) кристалла, например при интегральном исполнении схемы. Изобретение может быть использовано в различных устройствах автоматики и цифровой вычислительной техники для постоянной задержки сигнала. Устройство содержит группу последовательно включенных каскадов так, что вход последующего каскада соединен с выходом предыдущего, каждый каскад содержит два МДП-транзистора разного типа, затворы и стоки транзисторов 1 (P-типа), 2 (П-типа) в каждом каскаде соединены соответственно с его входом и выходом, а истоки транзисторов 1 и 2 каждого каскада соединены с входом предыдущего каскада, остальные истоки транзисторов (например, в первом каскаде) 1 и 2 соединены соответственно с первой 3 и второй 4 шинами источника питания. 3 ил.

1706024

Изобретение относится к микроэлектронике и может бйть использовано при построении различных элементов, узлов и устройств цифровой и аналого-цифровой техники, например в качестве схемы задержки на основе интегральных КМДП-транзисторов.

Цель изобретения — увели ение времени задержки схемы при заданном числе транзисторов и без изменения их конструктивно-электрических характеристик.

На фиг.1-3 показаны конкретные примеры реализации схемы линии задержки, Схемы содержат по четыре последовательно включенных каскада, номер которого соответствует индексу i. Каждый i-й каскад содержит два МДП-транзистора: 1— первого (P-) и 2 — второго (П-типа) соответственно Pl и Пь Затворы транзисторов 1 (PI) и 2 (П ) в каждом I-м каскаде образуют его вход, а стоки транзисторов 1 и 2 подключены к выходу каскада. Вход каждого I-го каскада соединен с выходом (I-1)-го. Кроме того, схема содержит первую 3 и вторую 4 шины источника питания соответственно питание и общая, Согласно фиг,1 истоки транзисторов 1 и

2 1-го каскада соединены с входом (I-1)-го каскада, а истоки транзисторов 1 и 2 в других каскадах (1-2, 1-1, I +1) соединены соответственно с шинами 3 и 4.

Согласно фиг,2 в каждом I-м каскаде истоки транзисторов 1 и 2 соединены с входом предыдущего (i-1)-го каскада, т.е. c затворами транзисторов 1 (P>-1), 2 (Пн) и стоками транзисторов 1 (PI-2), 2 (П -2)

Согласно фиг.3 истоки транзисторов 1 первого типа в каскадах 1-1, I+1„.. соединены с входами каскадов 1-2, I,..., истоки транзисторов 2 второго типа в каскадах 1-2, i, соединены с входами каскадов 1-3, 1-1,..., а истоки транзисторов 1 в каскадах 1-2, i,... и транзисторов 2 в каскадах 1-1,1+1... подключены соответственно к шинам 3 и 4, Работа схем линий задержки по фиг,1 — 3 поясняется в сравнении с работой схемы прототипа.

Для определенности сравнения предположим, что сопротивление канала открытого транзистора в каждом каскаде равно R, а емкости истока. стока и затвора транзистора одинаковы и равны С. При этом не учитываются эффекты второго порядка, возникающие вследствие нелинейного характера изменения величин R и С от времени в процессе переключения, и принимается так называемая линейная модель (или "т-модуль") переключения простейшего КМДП— каскада-инвертора). H схеме прототипа происходит последогчтельное прохождение сигнала через все каскады с задержкой

ri =- гч CI в каждом каскаде. С учетом тоо, что RI = R, à CI = 4С, результирующая задержка в схеме-прототипе для К каскадов

5 равна к

tI =4RC К

I — 1

Для схемы линии задержки по фиг.1 узловая емкость l-1(нумерация узловых емкостей привязывается к входу соответствующего каскада) увеличена на 2С емкостями истоков транзисторов 1 и 2 I-го каскада, а сопротивление формирующей ветви для узловой емкости 1+1 увеличено на

R, так как она состоит уже иэ сопротивлений каналов двух последовательно включенных

20 транзисторов 1 или 2 каскадов 1-2 и, например, Pl-2 и Pl или П -2 и Пь Поэтому

r)-2= 6RC = (4RC+2RC); гi-i= 4RC; т =- (2R).4Ñ = SRC: xi+1= 4RC, а результирующая задержка для К каскадов: !

i = 4RC К+ 6RC = tn + 6RC (2)

Таким образом, происходит увеличение задержки в схеме по фиг,1 относительно схемы-прототипа на 6RC при том же числе транзисторо6и неизменнных их конструктивно-электрических характеристиках. Анализ показывает, что это увеличение возможно вследствие увеличения постоянных времени переключения узловых компонентов схем.

40 8 схеме-прототипе из процесса переключения полностью исключены емкости потоков транзисторов, соединенные с соответствующими шинами источника питания, а сопротивления формирующих ветвей в

45 каждом из каскадов не превышают R.

Схема по фиг.2 представляет предельный (в смысле максимизации величины задержки) случай в классе предлагаемых

50 решений. Здесь в процессе переключения участвуют все (!!) емкости схемы. Величина переключаемой емкости каждого узла равна

6С. Сопротивления формирующих ветвей

Яф для каждого узла неодинаковы и определяются (считая от выхода каскада 1);

Ryl= %+ ЙЛ+ RI<+...;

Рфн- = В+ + RI- + Ri-з+..

1706024

Таким образом. суммарная задержка К каскадов для схемы по фиг.2 определяется выражением:

t2 =, n = (6С) Ryi =

1=1 1=!

- 6RC(1+ 2+ 2+ 3+3 + 4+ 4+ ... )2

6RC(K+1) К =ВАС К (2) Следовательно, относительное увеличение задержки по сравнению с прототипом составляет

t2 6RC К 15 К

1и 4RC К (3) Например, для К-10, t2/Ь-15 раз.

Заметим, что на практике это увеличение еще возрастает, так как предложенная линейная модель не учитывает влияния предыдущих условий емкостей на последующие и нелинейные эффекты, Использование предложенной схемы позволяет получить положительный эффект, заключающийся в том, что по сравнению со схемой прототипа она позволяет получить большие величины задержек при одинаковом количестве транзисторов и при неизмененных их конструктивно-электрических характеристиках. Как следует из выражения (3), максимальный относительный эффект может достигать 1,5 К, где К вЂ” число каскадов, т.е. требуемую задержку можно реализовать на меньшем числе элементов (транзисторов) в схеме, что позволяет улучшить массогабаритные характеристики схем и увеличить их надежнОсть.

Кроме того, предлагаемая схема обладает более широкими функциональными возможностями по сравнению с прототи пом, что расширяет область ее применения.

Так, для того, чтобы реализовать неодинаковую задержку по различным фронтам входного сигнала в схеме протогипа необходимо изменять конструктивно-электрические характеристики транзисторов в соответствующих каскадах или использо5 вать технику параллельно-последовательного соединения транзисторов. В предлагаемой схеме (фиг,3) реализуется различная величина задержки по различным фронтам входного воздей10 ствия (t> > t> -) соответствующим подо! !о) ключением истоков транзисторов в каскадах. Аналогично реализуются значения !э > тз

Таким образом, предложенная схема

15 обладает следующими достоинствами, отличающими ее от прототипа; большей величиной задержки при том же числе транзисторов (без изменения их конструктивно-электрических параметров); возмож20 ностью реализации заданной задержки при меньшем числе транзисторов и прочих равных условиях; расширены функциональные возможности (области использования) предлагаемой схемы; возможностью изме25 нения величины задержки за счет вариации соединения (фиг.1 — 3), Формула изобретения

30 Линия задержки, содержащая группу последовательно включенных каскадов так, что вход последующего каскада соединен с выходом предыдущего, каждый из каскадов содержит два МДП-транзистора разного ти35 па, затворы и стоки которых подключены соответственно к входу и выходу каскада, отличающаяся тем, что, с целью увеличения времени задержки при заданном числе транзисторов и без изменения их

40 конструктивно-электрических характеристик, по меньшей мере в одном из каскадов исток хотя бы одного транзистора подключен к входу предыдущего каскада, а истоки остальных транзисторов первого и второго

45 типа соединены соответственно с первой и второй шинами питания, 1706024 фиг. д

Составитель И.Поставнина

Техред М.Моргентал Корректор Т.Палий

Редактор M,Келамеш

Произнодс TR

Заказ 204 Тираж Подписное

ВНИИПИ Гпс,.др |венного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб.. 4/5