Устройство для стабилизации частоты вращения электродвигателя

 

Изобретение относится к электротехнике и может быть использовано для стабилизации частоты вращения электродвигателей в системах автоматического управления. Целью изобретения является повышение быстродействия и точности. Это достигается путем уменьшения интервала Тф дискретности процесса измерения углэвой ошибки Да, так как интервал дискретности задается периодом импульсного сигнала частоты и остается постоянным во всем диапазоне регулирования. Кроме того, во всем диапазоне поддерживается постоянной величина коэффициента усиления устройства. 4 э.п. ф-лы, 16 ил. выходу преобразователя код - частота, а выходы соединены с входами частотно-модулирующего датчика скорости, один из входов блока сравнения подключен к выходу частотно-модулирующего датчика скорости. инверсный выход блока сравнения подключен к первому входу первого элемента И, первый вход второго элемента И соединен с прямым выходом блока сравнения, вторые входы обоих элементов объединены и подключены к второму входу блока сравнения и третьему выходу преобразователя код - частота , выходы первого и второго элементов И подключены соответственно к суммирующему и вычитающему входам реверсивного счетчика, первый вход блока задания амплитуды сигнала подключен к четвертому выходу преобразователя код - частота, а выход - к управляющему входу блока синусного преобразования, выход которого подключен к третьему входу блока сравнения выходы блока формирования сигналов запрета Соединены соответственно с третьими входами первого и второго элементов И и вторым и третьим входами блока задания амплитуды сигнала, вход блока формироваЁ

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)з Н 02 Р 5/06

ГОСУДАРСТВЕН Ы Й КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4817565/07 (221 27.02.90 (46) 23,01.92. Бюл. N. 3 (71) Омский политехнический институт (72) А. М, Мудри к, А.8. Бубнов. В.Г. Ка в ко, В.Н.Зажирко и А.М.Сутормин (53) 621,316.718.5 (088.8) (56) Авторское свидетельство СССР

М 1239822, кл. Н 02 P 5/06, 1984.

Авторское свидетельство СССР

N- 150833, кл. Н 02 P 5/06. 1987. (54) УСТРОЙСТВО ДЛЯ СТАБИЛИЗАЦИИ

ЧАСТОТЫ ВРАЩЕНИЯ ЭЛЕКТРОДВИГАТЕЛЯ

Изобретение относится к электротехнике и может быть использовано для стабилизации частоты вращения электродвигателей в системах автоматического управления.

Целью изобретения является повышение быстродействия и точности.

Поставленная цель достигается тем, что в устройстводля стабилизации частоты вращения электродвигателя, содержащее задатчик скорости, к выходу которого подключен преобразователь код — частоте, частотно-модулирующий датчик скорости, суммирующий счетчик, регистр, корректирующий блок, два элемента И, сумматор, один из входов которого подключен к выходу корректирующего блока, и цифроаналоговый преобразователь, введены формирователь опорных напряжений, блок сравнения, реверсивныи счетчик, блок синусного преобразования, блок задания амплитуды сигнала. блок формирования сигналов запрета, вычитающий блок, блок задания режима работы и блок формирования кода управления, вход формирователя опорных напряжений подключен к второму Ж 1707723 А1 (57) Изобретение относится к электротехнике и может быть использовано для стабилизации частоты вращения электродвигателей в системах автоматического управления.

Целью изобретения является повышение быстродействия и точности. Это достигается путем уменьшения интервала Тф дискретности процесса измерения угловой ошибки Ьй, так кэк интервал дискретности задается периодом импульсного сигнала частоты и остается постоянным во всем диапазоне регулирования. Кроме того, во всем диапазоне поддерживается постоянной величина коэффициента усиления устройства.

4 э.п. ф-лы, 16 ил. выходу преобразователя код — частота, а выходы соединены с входами частотно-модулирующего датчика скорости, один из входов блока сравнения подключен к выходу частотно-модулирующего датчика скорости. инверсный выход блока сравнения подключен к первому входу первого элемента И, первый вход второго элемента И соединен с прямым выходом блока сравнения, вторые входы обоих элементов объединены и подключены к второму входу блока сравнения и третьему выходу преобразователя код — частота, выходы первого и второго элементов

И подключены соответственно к суммирующему и вычитающему входам реверсивного счетчика, первый входблока задания амплитуды сигнала подключен к четвертому выходу преобразователя код — частота, а выход— к управляющему входу блока синусного преобразования, выход которого подключен к третьему входу блока сравнения, выходы блока формирования сигналов запрета соединены соответственно с третьими входами первого и второго элементов И и вторым и третьим входами блока задания амплитуды сигнала, вход блока формирова1707723 первой схемы И, подключенной к входу R

0-триггера, вторую схему ИСКЛ ЮЧАЮЩЕ Е

ИЛИ, присоединенную к первому входу второй схемы И-НЕ, и вторую схему И, один иэ 55 входов которой через четвертый элемент

НЕ подключен к выходу первой схемы ИНЕ, а другой — к инвертирующему выходу

О-триггера, при этом первый вход первой ния сигнала запрета подключен к выходу О блока сравнения, а информационный вход блока формирования сигналов запрета соединен с выходом реверсивного счетчика и одним входом вычитающего блока, другой вход которого подключен к выходу суммирующего счетчика, а выход вычитающего блока соединен с входом регистра, выход которого подключен М входу корректирующего блока и второму входу сумматора, входы С регистра и корректирующего блока объединены с вторым входом блока задания режима работы и подключены к пятому выходу преобразователя код — частота, знаковый выход корректирующего блока соединен с первым входом блока задания режима работы, выход сумматора соединен с первым входом блока формирования кода управления, другими входами подключенного к соответствующим выходам блока задания режимов работы, выход блока формирования кода управления подключен к входу цифроаналогового преобразователя. выход которого является выходом устройства.

Блок сравнения содержит компаратор, дифференциатор, входом подключенный к прямому входу компаратора, пороговый элемент, схему ИСКЛЮЧАЮЩЕЕ ИЛИ, один из входов которой соединен с выходом компаратора, а другой через пороговый элемент подключен к выходу дифференциатора, и две схемы синхронизации, одна иэ которых соединена с выходом схемы ИСКЛЮЧАЮЩЕЕ ИЛИ, а другая — с выходом порогового элемента, инвертирующий вход компаратора является третьим входом блока, прямой вход компаратора — первым входом блока, объединенные входы схем синхронизации являются вторым входом блока, выходы первой схемы синхронизации — соответственно инверсным и прямым выходамй блока сравнения, а выход второй схемы синхронизации — выходом 0 блока.

Блок формирования сигналов запрета содержит два элемента НЕ, один из которых подключен к первому входу первой схемы

ИСКЛЮЧАЮЩЕЕ ИЛИ, а другой — к второму входу первой схемы И-НЕ, вторую схему

И-НЕ, выход которой через третий элемент

НЕ соединен со входом С О-триггера, э вход — с входами второго элемента НЕ и

t0

50 схемы И-НЕ подключен к выходу первой схемы ИСКЛЮЧАЮЩЕЕ ИЛИ, вторым входом соединенной с вторым входом второй схемы ИСКЛЮЧАЮЩЕЕ ИЛИ, первый вход второй схемы И-НЕ подключен к выходу второй схемы ИСКЛЮЧАЮЩЕЕ ИЛИ, а второй вход первой схемы И соединен с выходом первой схемы ИСКЛЮЧАЮЩЕЕ ИЛИ. вход 0 триггера подключен к шине логической единицы. вход первого элемента НЕ является входом блока, второй вход второй схемы ИСКЛЮЧАЮЩЕЕ ИЛИ и вход второго элемента НЕ являются информационными входами блока, а выходы первой схемы

И-НЕ, второй схемы И вЂ” НЕ, третьего элемента НЕ и второй схемы И являются выходами блока.

Вычитающий блок содержит N элементов НЕ, выходы которых подключены к входам А первого сумматора, и второй сумматор, входами А соединенный с выходами первого сумматора, при этом вход 81 младшего разряда второго сумматора подключен к выходу элемента НЕ, вход которого соединен с выходом старшего знакового разряда QN первого сумматора, вход BN старшего разряда второго сумматора подключен к шине логического нуля, а остальные входы В второго сумматора и вход переноса первого сумматора соединены с шиной логической единицы. входы В первого сумматора являются первыми входами блока, входы элементов НŠ— вторыми входами блока. а выход второго сумматора является выходом блока.

Блок задания режима работы содержит элемент НЕ, через первую схему И подключенный к тактовому входу первого счетчика и непосредственно к входу сброса второго счетчика, вторую схему И, один из входов которой соединен с входом элемента НЕ и входом сброса первого счетчика, а выход подключен к тактовому входу второго счетчика, первый и второй триггеры, первый и второй дешифратора, входы которых соединены с выходами соответственно первого и второго счетчиков, при этом первые выходы первого и второго дешифраторов подключены к входам R сброса соответственно первого и второго триггеров, а их вторые выходы соединены с входами S установки соответственно второго и первого триггеров, входэлемента НЕ является первым входом блока, вход второй схемы И является вторым входом блока, а выходы первого и второго триггеров являются первым и вторым выходами блока, Введение новых элементîB в указанной взаимосвязи, а также исключение двух постоянных запоминающих устройств. двух!

707723

55 делителей с переменным коэффициентом деления, импульсного частотно-фазового дискриминатора и блока начальной установки кода позволяют повысить быстродействие и точность устройства для стабилизации частоты вращения электродвигателя эа счет уменьшения интервала Тр дискретности процесса измерения угловой ошибки Ь а (интервал дискретности Тр имеет постоянную во всем диапазоне регулирования величину); поддержания постоянной мариины коэффициента K преобразования угловой ошибки Ла и коэффициента К преобразования ошибки по скорости Аси что приводит к поддержанию постоянной во всем диапазоне регулирования величины коэффициента усиления устройства для стабилизации частоты вращения электродвигателя.

На фиг,1 приведена схема устройства для стабилизации частоты вращения электродвигателя; на фиг.2 — схема блока сравнения; на фиг.3 — временные диаграммы сигналов блока сравнения в случае отстаивания по фазе выходного сигнала датчика от сигнала слежения; на фиг.4 — то же, в случае опережения по фазе выходным сигналом датчика скорости сигнала слежения; на фиг.5 — схема блока формирования сигналов запрета; на фиг.6— временные диаграммы сигналов блока формирования сигналов запрета в случае более высокой по сравнению с амплитудой выходного сигнала датчика скорости амплитуды сигнала слежения; на фиг.7 — то же, в случае более высокой по сравнению с амплитудой сигнала слежения амплитуды выходного сигнала датчика скорости; на фиг.8 — схема еычитающего блока; на фиг.9 — схема блока задания режима работы; на фиг,10 — временные диаграммы сигналов устройства в режиме разгона (частота сигнала задания больше частоты сигнала обратной связи); на фиг.11 — то же, в режиме торможения (частота сигнала задания меньше частоты сигнала обратной связи); на фиг.12 — то же, в установившемся режиме (частота сигнала задания незначительно превышает частоту сигнала обратной связи): на фиг.13 — то же, частота сигнала задания незначительно меньше частоты сигнала обратнгй связи; на фиг.14 — схема п реоб разо в ател я код — частота; на фиг.15 — схема блока задания амплитуды сигнала; на фиг,16 — схема блока формирования кода управления.

Устройство для стабилизации частоты вращения электродвигателя сод=ржит задатчик 1 скорости, к выходу которо о «одключен преобразователь 2 код — частота. частотномодулирующий датчик 5 скор;сти, суммирую5

40 щий счетчик 3, регистр 14, корректирующий блок 15, деа элемента И 7 и 8, сумматор 16, один из входов которого подключен к выходу корректирующего блока 15. цифроаналоговый преобразователь 19, формирователь

4 опорных напряжений, блок 6 сравнения, реверсивный счетчик 9, блок 10 синусного преобразования, блок 11 задания амплитуды сигнала, блок 12 формирования сигналов запрета, вычитающий блок 13, блок 17 задания режима работы и блок 18 формирования кода управления, вход формирователя 4 опорных напряжений подключены к второму выходу преобразователя 2 код — частота, первый выход которого подключен к входу суммирующего счетчика 3. а выходы соединены с входами частотно-модулирующего счетчика 5 скорости, один иэ входов блока 6 сравнения подключен к выходу частотномодул ирующего датчика 5 скорости, им версный выход блока 6 сравнения подключен к первому входу первого элемента И 7, первый вход второго элемента И 8 соединен с прямым выходом блока 6 сравнения, вторые входы обоих элементов И 7 и 8 обьединены и подключены к второму входу блока 6 сравнения и третьему выходу преобразователя 2 код — частота. выходы первого 7 и второго 8 элементов И подключены соответственно к суммирующему и вычитающему входам реверсивного счетчика 9, первый вход блока

11 задания амплитуды сигнала подключен к четвертому выходу преобразователя 2 код— частота, а выход — к управляюшему входу блока 10 синусного преобразования, выход которого подключен к третьему входу блока

6 сравнения, выходы блока 12 формирования сигналов запрета соединены соответственно с третьими входами первого 7 и второго 8 элементов И, вторым и третьим входами блока 11 задания амплитуды сигнала, вход блока 12 формирования сигнала запрета подключен к выходу О блока 6 сравнения, а информационный вход блока 12 формирования сигналое запрета соединен с выходом реверсивного счетчика 9, информационным входом блока 10 синусного преобразования и одним входом вычитающего блока 13, другой вход которого подключен к выходу сумирующего счетчик". 3, а выход вычитающего блока 13 соединен с входом регистра 14, выход которого подключен к входу корректирующего блока 15 и второму входу сумматора 16, входы С регистра 14 и корректирующего блока 15 oFü äèíены с вторым входом блока 17 зада «;ч режима работы и подключены к пята .у л;,. оду преобразователя 2 код — частота з i:.o:.ûé выход корректирующего блоха 1".- -.:;, .. лен с первым входом блока 17 а ..;:: ...;лизима

1707723 работы, выход сумматора 16 соединен с первым входом блока 18 формирования кода управления, другими входами подключенного к соответствующим выходам блока

17 задания режимов работы, выход блока 18 формирования кода управления подключен к входу цифроаналогового преобразователя

19, выход которого является выходом устройства.

Блок 15 содержит регистр 20 и элемент

21.

Блок 6 сравнения содержит компарвтор 22, дифференциатор 23, входом подключенный к прямому входу компаратора 22. пороговый элемент 24, схему ИСКЛЮЧАЮЩЕЕ ИЛИ 25, один из входов которой соединен с выходом компаратора 22, а другой через пороговый элемент 24 подключен к выходу дифференциатора 23, и две схемы 26 и 27 синхронизации, одна из которых соединена с выходом схемы ИСКЛЮЧАЮЩЕЕ

ИЛИ 25, а другая — с выходом порогового элемента 24, инвертирующий вход компаратора 22 является третьим входом блока б, прямой вход компаратора 22 — первым входом блока 6. объединенные входы схем 26 и 27 синхронизации являются вторым входом блока б. выходы первой схемы 26 синхронизации — соответственно инверсным и прямым выходами блока 6 сравнения, а выход второй схемы 27 синхронизации — выходом 0 блока 6.

Блок 12 Формирования сигналов запрета содержит два элемента НЕ 28 и 29, один из которых подключен к первому входу первой схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 30, адругой — к второму входу первой схемы И-НЕ

31, вторую схему И-НЕ 32, выход которой через третий элемент НЕ ЭЭ соединен с входом CD-триггера 34, а второй вход — с входами второго элемента НЕ 29 и первой скемы И 35, подключенной к входу R D-триггера 34, вторую схему ИСКЛЮЧАЮЩЕЕ

ИЛИ 36, присоединенную к первому входу второй схемы И-НЕ 32, и вторую схему И 37, один из входов которой через четвертый элемент НЕ 38 подключен к выходу первой схемы И-НЕ 31, а другой — к инвертирующему выходу D-триггера 34, при этом первый вход первой схемы И-НЕ 31 подключен к выходу первой схемы ИСКЛЮЧАЮЩЕЕ

ИЛИ 30, вторым входом соединенной с вторым входом второй схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 36, первый вход которой соединен с входом первого элемента НЕ 28, первый вход второй схемы И-НЕ 32 подключен к выходу второй схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 36, а второй вход первой схемы

И 35 соединен с выходом первой схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 30. вход С триггера 34

55 подключен к шине логической "1", вход первого элемента НЕ 28 является входом блока

12, второй вход схемы ИСКЛЮЧАЮЩЕЕ

ИЛИ 30 и вход второго элемента НЕ 29 являются информационными входами блока

12, а выходы первой 31 и второй 32 схем

И-НЕ, третьего элемента НЕ 35 и второй схемы И 37 являются выходами блока 12, Вычитающий блок 13 содержит N элементов HE 39, выходы которых подключены к входам А первого сумматора 40, и второй сумматор 42, входами А соединенный с выходами первого сумматора 40, при этом вход В1 младшего разряда второго сумматора 32 подключен к выходу элемента НЕ 41, вход которого соединен с выходом старшего знакового разряда 0N первого сумматора

40. вход BN старшего разряда второго сумматора 42 подключен к шине "0", а остальные входы В второго сумматора 42 и вход переноса первого сумматора 40 соединены с шиной "1", входы В первого сумматора 40 являются первыми входами блока 13, входы элементов НЕ Э9 — вторыми входами блока

13, а выход второго сумматора 42 — выходом блока 13.

Блок 17 задания режима работы содержит элемент НЕ 43, через первую схему И

44 подключенный к тактовому входу первого счетчика 45 и непосредственно к входу сброса второго счетчика 46, вторую схему И

47, один из входов которой соединен с входом элемента НЕ 43 и входом сброса первого счетчика 45, а выход подключен к тактовому входу второго счетчика 46, первый 48 и второй 49 триггеры, первый 50 и второй 51 дешифраторы, входы которых соединены с выходами соответственно первого 45 и второго 46 счетчиков, при этом первые выходы первого 50 и второго 51 дешифраторов подключены к входам сброса R соответственно первого 48 и второго

49 триггеров, а их вторые выходы соединены с входами S установки соответственно первого 48 и второго 49 триггеров, вход элемента НЕ 43 является первым входом блока

17, второй вход второй схемы И 47— вторым входом блока 17. а выходы первого и второго 49 триггеров являются первым и вторым выходами блока 17.

Преобразователь 2 код — частота предназначен для преобразования кода задания скорости М,„> в частоту f>. Кроме того, он обеспечивает формирование импульсного сигнала частоты fy, используемого для получения опорных напряжений частотно-модулирующего датчика 5 скорости, и импульсных сигналов с частотами 15, 1, 1з. служащих для управления соответственно регистром 14. корректирующим блоком 15 и

1707723

10 блоком 17 задания режима работы, блоком

11 задания амплитуды сигнала, реверсивным счетчиком 9 и блоком 6 сравнения. Так как в электроприводах с частотно-модулирующими датчиками величина заданной час- 5 тоты вращения тзд fo

1аэ

2 где 2 — коэффициент электрической редукции датчика, 10 определяется как величиной частоты f» задания, так и величиной частоты fo опорного сигнала датчика, то изменение заданной частоты вращения можно производить как изменяя частоту f1 - 1эдКз, где Кз — 15 коэффициент пересчета (деления) суммирующего счетчика 3, так и путем изменения частоты fz сигнала, служающего для формирования опорных напряжений частоты fo датчика 5 скорости (f2 - K4fo, где К4 — коэф- 20 фициент деления формирования 4 опорных напряжений). При этом диапазон перестройки частоты fo. а следовательно, и диапазон перестройки частоты 1р должны выбираться исходя иэ характеристик конк- 25 ретного датчика скорости, не приводя к ухудшению его работы, Частота f3 должна выбираться иэ соотношения f3» 2 x(fp +

+Z(2 л) cusp are. где N — число разрядов

-1 кода угловой ошибки; fo — частота опорных 30 напряжений датчика 5 скорости; c0spvarc— максимальная частота вращения; Z — коэффициент электрической редукции датчика.

Значение частоты f4 определяется необходимым быстродействием контура автопод- 35 стройки амплитуды. Частота fs задает дискретность процесса измерения угловой ошибки и ошибки по скорости, Ее величину целесообразно задать равной максимальной частоте f1 импульсного сигнала. посту- 40 пающего на вход суммирующего счетчика 3 с первого выхода преобразователя 2 код— частота и определяющего величину частоты

4д сигнала задания (т1= (дКз). 8 этом случае в верхней части диапазона регулирования 45 интервал дискретности Тр в К> раз меньше

Т д — периода сигнала задания. а в нижней части диапазона — в Т Кз!Т дм, раз (Т,д„,=

fapvarc То = то = Тздмас. пеРиОд

-1 опорных напряжений датчика 5. 50

Преобразователь 2 код — частота может быть выполнен, например, следующим образом (фиг.14): генератор 52 импульсов подключен к входам двух делителей 53 и 54 частоты и к входам двух делителей 55 и 56 с 55 переменным коэффициентом деления. На управляющие входы делителей 55 с переменным коэффициентом деления подают код N ..,„задания скорости.

В качестве частотно-модупирующего датчика 5 скорости может быть использован либо фазовый растровый интерполятор либо индукционный фазовращатепь.

Блок 11 задания амплитуды сигнала осуществляет выравнивание амплитуды Uca сигнала слежения и амплитуды VD выходного сигнала датчика 5 скорости. Для этого в блоке 11 формируют напряжение, являющееся опорным Ооп для блока 10 синусного преобразования (в случае использования в блоке 10 цифроаналогового преобразователя это напряжение подают на опорный UREp вход ЦАП), Уменьшение или увеличение U o происходит по внешним сигналам управления, поступающим с блока 12 формирования сигналов запрета. Приход импульсов с выхода 0 блока 12 (фиг,6 з) вызывает уменьшение амплитуды Uc> сигнала слежения, которое происходит за время, равное длительности приходящего импульса. а импульс с выхода С блока 12 (фиг. 7и) приводит к росту амплитуды Uc< сигнала слежения, также осуществляемому эа время, равное длительности импульса. Блок 1! задания амплитуды сигнала может быть выполнен, например, на реверсивном счетчике 57 и цифроаналоговом преобразователе 58 (фиг,16), на цифровой вход которого подан выходной код счетчика 57. В этом случае импульс с выхода D блока 12 разрешает прохождение на вход "-1" счетчика 57 через элемент И 59 импульсов частоты f4, а импульс с выхода С разрешает прохождение через элемент И 60 импульсов частоты f4 на вход "+1" счетчика 57. Цифроаналоговый преобразователь 58 выполняют по схеме двухквадрантного перемножителя, после чего его сигнал дополнительно инвертируют (например, при помощи операционного усилителя 61).

Блок 18 формирования кода управления предназначен для окончательного формирования кода Ny управления: единицы по всех разрядах кода при поступлении логической "1" с выхода P (на выходе Т "0 ); нули во всех разрядах кода при поступлении логической "1" с выхода Т (на выходе P "0"); код, равный выходному коду сумматора 16 при логической "1" на выходах P и Т блока

17. Блок 18 формирования кода управления может быть выполнен, например, на схемах

2И-НЕ (фиг,18), Устройство для стабилизации частоты вращения электродвигателя работает следующим образом.

На вход преобразователя 2 код — частота от задатчика 1 скорости поступает код N,„. пропорциональный заданной частоте вращения электродвигателя. Преобразователь

1707723

2 преобразует код N в два импульсных сигнала, следующих с частотой f> и fz. Сигнал с второго выхода преобразователя 2 код — частота (частоты f2) поступает на вход формирователя 4 (опорных напряжений, где преобразуется в синусоидальные напряжения частоты fp (опорные сигналы), число которых определяется числом фаз частотномодулирующего датчика 5 скорости (при двухфазном датчике в формирователе 4 формируют два сдвинутых по фазе на 90 синусоидальных напряжений U sln(fp2 mt) и U cos(fo2 л t), С выхода частотно-модулирующего датчика 5 скорости снимают синусоидальный сигнал Up = Upsln((t + Z a) частоты fpc - fp + 2 акр(2 л) (где в р— частота вращения), начальная фаза которого пропорциональна углу поворота вала двигателя а. Так как частота выходного сигнала датчика 5 определяется суммой двух составляющих fo и cueð, то даже при нулевой частоте вращения с выхода датчика снимается синусоидальный сигнал частоты fo( о,р = О). С выхода частотно-модулирующего датчика 5 скорости сигнал Up поступает на один из входов блока 6 сравнения, в котором сигнал Up сравнивают по фазе с формируемым на входе блока 10 синусного преобразователя сигналом Ucn слежения.

Причем такое сравнение осуществляется на протяжении всего периода сигналов (в точках 1 — 1, 2-2, ..., и — и, фиг.4а). Если выходной сигнал Up датчика 5 скорости отстает по фазе (фиг. За) от сигнала слежения. то на неинверсноь (+) выходе блока 6 сравнения устанавливается сигнал 1" (на инверсном (-) выходе сигнал "0"). При опережении по фазе выходным сигналом датчика 5 скорости сигнала Ucn слежения (фиг.4а) сигнал "1 формируется на инверсном (-) выходе блока

6 сравнения (на неинверсном () выходе сигнал "0"). Причем импульсы на выходах блока сравнения синхронны с импульсами частоты fg, снимаемыми с третьего выхода преобразователя 2 код — частота 2. Приход импульса ("1") с неинверсного (+) выхода блока 6 сравнения разрешает прохождение через элемент 8 импульсов частоты 1з на вычитающий "-1" вход реверсивного счетчика 9 (при условии отсутствия сигнала запрета на выходе А блока 12 формирователя сигнала запрета). Уменьшение выходного кода N реверсивного счетчика 9 приводит к соответствующему фазовому сдвигу синусоидального сигнала Ucn слежения, формируемому на выходе блока 10 синусного преобразования (фаза сигнала 0сд слежения уменьшается), в результате чего устраняется отставание по фазе выходного сигнала датчика 5 скорости от сигнала Ucn

55 слежения. Аналогично происходит и в случае прихода импульса с инверсного(-) выхода блока 6 сравнения. Данный импульс открывает элемент 7 (при отсутствии сигнала запрета на выходе В блока 12) и разрешает прохождение импульсного сигнала частоты э на суммирующий "+1" вход реверсивного счетчика 9. Выходной код N счетчика 9 увеличивается, вызывая изменение в блоке 10 синусного преобразования фазы сигнала слежения Ucn (фаза сигнала Ucn увеличивается) и устраняя тем самым опережение по фазе выходным сигналом Up частотно-модулирующего датчика 5 скорости сигнала слежения (фиг. 4а). Таким образом осуществляется слежение сигнала Ucд, формируемого на выходе блока 10 синусного преобразования, эа выходным сигналом

UD частотно-модулирующего датчика 5 скорости. В случае. когда амплитуда Up выходного сигнала датчика 5 не равна по величине амплитуде Ucn сигнала слежения, на выходе блока 11 задания амплитуды сигнала формируют напряжение Оол, поступающее на управляющий вход блока 10 синусного преобразования. B соответствии с выходными сигналами (выходы С, 0) блока 12 формирования сигналов запрета, являющимися управляющими для блока 10 задания амплитуды сигнала, напряжение Uop либо уменьшается (Ucn > Up), либо увеличивается (U,n

В связи с тем, что сигнал Ucn слежения полностью отслеживает изменения выходного сигнала Up датчика 5 скорости, выходной код N реверсивного счетчика 9, снятый в любой момент времени и эквивалентный фазе р сигнала Ucn. соответствует и фазе

rpD = в,т + Z а, где жь — частота опорных напряжений; Z — коэффициент электрической редукции выходного сигнала Up датчика 5.

С выхода реверсивного счетчика 9 код поступает на один из входов ° û÷èòàþùåão блока 13, на другой вход которого с выхода суммирующего счетчика 3 подают код Nýä, формируемый иэ импульсного сигнала частоты f>, снимаемого с первого выхода преобразователя 2. Выходной код N,ä счетчика

3 эквивалентен фазе rp,ä = ugt + Za . где а д — заданный угол поворота вала двигателя, сигнала задания f . На выходе вычитающего блока 13 в установившемся

1707723

55 режиме (синхронизации), когда производится отработка фазового рассогласования сигналое 1 д задания и обратной связи foc (фиг. 12 и 13) получают код = N.,ä — Ит *

=-K (ю, t — со < + Z а,„— Z a ) = К Z Л а (К— коэффициент пропорциональности), пропорциональный угловой ошибке Ла (фаэовому рассогласованию сигналов задания и обратной связи). В моменты времени, соответствующие приходу импульсов частоты fs с пятого выхода преобразователя 2 код— частота. выходной код N д < вычитающего блока 13 проходит через регистр 14 и поступает на вход корректирующего блока 15. Так как частота fg есть величина постоянная, а код й,ь, на выходе вычитающего блока формируется практически непрерывно (с интервалом, определяемым дискретизацией по времени, задаваемой частотой fz), то интервал дискретности процесса измерения угловой ошибки Ла остается постоянным во всем диапазоне регулирования. Величина коэффициента преобразования угловой ошибки К,, определяемого иэ выражения для кода угловой ошибки

Ла 2 зд Кз и = — д ——

2л(эд

Ла=

=Лп=

22 Z K ha

2л 2л

Ла > где Л вЂ” цена единицы младшего разряда угловой ошибки; 1 д — частота сигнала задания; 2 — коэффициент электрической редукции датчика 5, Кэ — коэффициент пересчета счетчика 3, как Кд = 2 . зависит только от числа разряN дов N кода +.угловой ошибки, соответствующего числу раэрядое N счетчиков 3 и 9. и также не изменяется во всем диапазоне регулирования.

В корректирующем блоке 15 по К-му и (К-1)-му отсчетам кода М„угловой ошибки формируют К-й отсчет кода N, (К) = П .(К)— — N4> (К вЂ” 1) ошибки по скорости. вводя, таким образом, дифференциальную составляющую в закон управления. Так как интервал дискретности Тп процесса измерения угловой ошибки Ла есть величина постоянная, то вычисление ошибки по скорости

Ло) также производится на постоянном интервале и коэффициент К,= М К., То (где

М - 1 с) преобразования ошибки по скорости остается постоянным ео всем диапазоне регулирования. Следовательно» коэфф»ц»ентусиления устройства для стоб»лизации частоты вращения, определяемый коэффициентами преобразования К и К «сть величина постоянная (при любых задаю«;их еоздействиях), что повышает точность» быстродействие устройства.

Выходной код регистра 14 N

-1

Ncae=N,+N =(2л) 2 х х(Кд Ла МК„.Лв), несущий информацию об угловой ошибке

hc. так и об ошибке по скорости Лм С выхода сумматора 16 код Nc подают на цифровой вход блока 1R формирования кода управления, на управляющие входы которого поступают выходные сигналы блока 17 задания режима работы. При наличии сигнала "1" на выходах P и Т (см. фиг,!2 и 13) блока 17 (установившийся режим (фазового сравнения) выходной код NcM - N1 сумматора через блок 18 формирования кода управления проходит на вход цифроаналогового преобразователя 19, где преобразуется в аналоговый сигнал. подаваемый в систему управления электродвигателя. Если частота сигнала задания 1 д превышает частоты сигнала обратной связи foc (foc - fo + вьр 2х х(2л) на выходе датчика 5)=- сигнал "1" появляется только на выходе P блока 17 задания режима работы, с выхода блока 18 формирования кода управления снимают код Ny. во всех разрядах которого записаны

"1", и подают его на вход цифроаналогового преобразователя 19, перевод устройство для стабилизации частоты вращения е режим разгона. Аналогично осуществляется и режим торможения (f ä < fo,). только в данном случае сигнал "1" появляется на выходе

Т блока 17, а с выхода блока !8 снимают код, во всех разрядах которого записаны 0".

Блок 6 сравнен»я работа - след, ощ» 1 образом.

Если поступающий на один из входов блока 6 сравнения выходной сигнал UD частотно-модулирующего датчика 5 больше и поступающего на другой вход сигнала Ucy слежения (по амплитуде напряже ия. измеренной в данной точке), на выходе компаратора 22 получают сигнал. соответствующий

"1" (фиг.3в, 4в), в противном случае выходной сигнал компаратора 22 рав í по уровню напряжению "0". В дифферснц. эторе 23 определяют производную выходного сигнала

UD датчика 5 скорости. а порогог ыи элемент

24 преобразует полученный таким образом аналоговый сигнал в импульс «» t:t »г 36, 46), поступающий на один из л,1 f3 схемы

ИСКЛЮЧАЮЩЕЕ ИЛИ 25. 4а в г: ой вход схемы 25 прйходит выходно r. н; yi ëïàратора 22.

1707723

На участке а-в (фиг.3 и 4) возрастания выходного сигнала Up частотно-модулирующего датчика 5 скорости (производная имеет положительный знак и, следовательно, выходной сигнал порогового элемента 24 равен "1", фиг. 36, 46) нулевой уровень сигнала на выходе компаратора 22 (фиг, 4в) показывает, что выходной сигнал Up датчика 5 скорости отстает по фазе от сигнала Ucn слежения (фиг. За)„а уровень, равный уровню "1" (фиг, 4в), соответствует опережению по фазе сигналом Up сигнала Ucn (фиг, 4а).

На участке в — с (фиг. За, 4з) убывания выходного сигнала Up датчика 5 скорости (выходной сигнал порогового элемента 24 равен

"0", фиг. 36, 46) нулевой уровень сигнала нэ выходе компаратора 22 (фиг . 4в) соответствует опережению по фазе выходным сигналом Up датчика 5 скорости сигнала Ucn слежения (фиг, 4а). а уровень, равный уровню "1" (фиг. Зв), эквивалентен отставанию по фазе сигнала Up от сигнала Ucn. Соответственно и выходной сигнал схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 25 равен "1" (фиг. Зг) при отставании по фазе сигнала Up от сигнала

Ucn слежения (фиг. За) и "О" (фиг. 4г) при опережении по фазе сигналом Up сигнала

Ucn (фиг. 4а). С выхода схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 25 сигнал поступает на вход схемы 26 синхронизации, э с выхода порогового элемента 24 — на вход схемы 27 синхронизации, где осуществляется синхронизация сигналов с импульсамы частоты f3, Блок 12 формирования сигналов запрета работает следующим образом.

В случае превышения амплитудой Ucn сигнала слежения (фиг,6) амплитуды Up выходного сигнала датчика 5 скорости на выходе А блока 12 формируют импульсы (фиг.

6ж), которые запрещают прохождение через элемент И 8 сигнала частоты fg на вычитающий вход "— 1" реверсивного счетчика 9, Счетчик 9 не производит счет в "- и в сигнале Ucn слежения отсутствуют соответствующие выбросы (фиг. 6в), При амплитуде Ucn сигнала слежения, меньшей амплитуды Up выходного сигнала датчика 5 скорости (фиг.7), импульсы запрета формируют сначала на выходе В (фиг. 7ж), а затем на выходе А блока 12(фиг. 7з). Импульсы с выхода

В запирают схему И 7. запрещая работу счетчика 9 в режиме слежения, а импульсы с выхода А запирают схему И 8, и реверсивный счетчик 9 не работает в режиме вычитания. Блогодаря этому в сигнале слежения (фиг. 7в) отсутствуют ложные выбросы.

Импульсы запрета счета в "-" (выход В) формируют по an гrоoритму (-. ® (N)) М-11, где Од — импульсный сигнал, инверсный выходному сигналу блока сравнения (выход

О, выход порогового элемента 24); (N) — старший разряд выходного кода

5 реверсивного счетчика 9; (N-1) — проинвертированный предпоследний разряд выходного кода счетчика 9, а импульсы запрета счета в "+" (выход А) — в соответствии с логическим выражением

10 (Ua® ()) (4-1) где Од - сигнал с вйхода 0 блока 6 сравнения; (N-1) — предпоследний разряд кода реверсивного счетчика 9.

15 Для этого сигнал инвертируют в инверторе 28 (фиг. 66, 76), а затем подают на один из входов первой схемы ИСКЛЮЧАЮЩЕЕ

ИЛИ 30. На второй вход схемы ЗО приходит сигнал N (фиг. 6г, 7г), старшего разряда вы20 ходного кода N реверсивного счетчика 9, В первой схеме И-НЕ 31 производят логическое умножение выходного сигнала схемы

ИСКЛЮЧАЮЩЕЕ ИЛИ 30 U +) (N) (фиг.6е) на предварительно проинвертировэнный (эле25 мент НЕ 29) сигнал предпоследнего разряда (Й-1) выходного кода реверсивного счетчика 9 (фиг. 6д). В результате на выходе А блока 12 формирования сигналов запрета формируются импульсы запрета счета в "-

30 (фиг. 6ж).

Импульсы запрета счета в "+" (фиг. 7ж) получают на выходе В блока 12 в результате выполнения операции логического умножения (И-Н Е 32) сигнала (N 1) предпоследнего

35 разряда выходного кода реверсивного счетчика 9 (фиг. 7д) на выходной сигнал второй схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 36 (Од&(й)).

Сигналы, управляющие работой блока

11 задания амплитуды сигнала, формируют

40 из импульсов запрета, для чего импульс запрета счета в "+" (выход В) инвертируют в элементе 33 и подают на выход С блока 12 (фиг. 7и). Сигнал, задающий уменьшение напряжения (выход О, фиг. 6э) формируют

45 из импульса запрета счета в "-" (выход А).

Для обеспечения удовлетворительной работы блока 11 задания амплитуды сигнала исключают прохождение импульсов запрета счета в "—" на выход 0 в случае меньшей по

50 сравнению с амплитудой Up выходного сигнала датчика 5 скорости амплитуды О сигнала слежения. Это обеспечивают путем включения в блок 12 0-триггера 34, который переключается по переднему фронту им55 пульсов, формируемых на выходе С (фиг.7и).

Обнуление триггера 34 происходит по сигналуу, получен ному в реэул ьтате логичес кого умножения (схема И 35) сигнала предпоследнего (N-1) разряда выходного кода реверсивного счетчика 9 (фиг. 7д) и выходного

1707723 сигнала схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 30 (Од &(М)) (фиг. 8е). Таким образом, на выход 0 блока ld формирования сигналов запрета через схему И 37 предварительно проинвертированные (НЕ 37) импульсы запрета счета в "-" поступают только при амплитуде Ue сигнала слежения, большей амплитуды UD выходного сигнала датчика 5 скорости. Данные импульсы вызывают уменьшение напряжения Uon в блоке 11 задания амплитуды сигнала. За счет синхронизации сигнала 0 с импульсами частоты fg выходные сигналы блока 12, получаемые путем логической обработки кода N и сигнала О, оказываются синхронными с импульсами частоты 1з, благодаря чему отсутствует воэможность укорачивания входных импульсов счетчика 9.

Вычитающий блок 13 работает следующим образом.

На входы элементов НЕ 39 поступает ступенчато нарастающий сигнал (код Ny, пропорциональный фазе выходного сигнала 0о датчика 5 скорости) с выхода реверсивного счетчика 9. Второй ступенчато нарастающий сигнал (код N>z, эквивалентный фазе сигнала задания) подают на входы

В первого сумматора 40. За счет инверсии в элементах НЕ 39 и подачи и1" на вход переноса первого сумматора 40 код N p преобразуется в дополнительный код, который в сумматоре 40 суммируют с кодом М д, что эквивалентно выполнению операции вычитания выходного кода

N реверсивного счетчика 9 иэ кода йзд, снимаемого с еыхода суммирующего счетчика 3 (М д — й;). Получаемый е результате на выходе сумматора 40 кодовый сигнал имеет как положительные, так и отрицательные значения (фиг. 126. 11 б, 136). Причем отрицательные значения выходного кода сумматора 40 не соответствуют действительному значению угловой ошибки Ла(так, при постоянном фазовом сдвиге между ступенчато нарастающими сигналами Йзд и М1, фиг.

12а, 13а, выходной код сумматора 39 имеет два значения, фиг. 126, 136. одно из которых (отрицательное) является смещенным). Чтобы получить код, соответствующий угловой ошибке Ьа, отрицательные значения выходного кода сумматора 40 (снимаемый с выхода старшего разряда сумматора 40 знаковый разряд равен "1") дополнительно смещают, суммируя их с кодом, равным по величине максимальному коду N угловой ошибки, во всех разрядах которого записаны "1 "(111...1). Полученный в результате кодовый сигнал(диаграммы 2, фиг.12в, 1Зв) изменяется от нулевого 000...00 (при угло5

55 вой ошибке Ла, равной нувю1 до максимального 111...11 (при Ла- Z 2л ) значения, что не позволяет определить знак фазового рассогласования (угловой ошибки). Следовательно, при любом отклонении частот сигналое задания и обратной связи (f3ä > f«и f3ä< f«) неэависимоот того, какая частота выше, код угловой ошибки превышает код, соответствующий угловой ошибке, равной нулю (Ьа- О). Для того, чтобы в установившемся режиме код угловой ошибки N превышал код N „-О нулевой ошибки в случае. когда частота сигнала задания !ад больше частоты f«сигнала обра гной связи, и становился меньше кода Й,упри отклонении в большую сторону частоты foe сигнала обратной связи (Ьд < f«). выходной код первого сумматора 40 дополнительно смещают на величину, эквивалентную угловой ошибке Ла - Z л (код 011...11). Таким образом, к выходному коду сумматора 40 необходимо прибавить код 011...110("0" в старшем и младшем разряде) в случае отрицательного значения кода ("1" на знаковом выходе сумматора 40) или код 0111...11 ("0" и в старшем разряде) при положительном значении кода ("0" на знаковом выходе сумматора 40). Для этого выходной код первого сумматора 40 подают на входы А второго сумматора 42, На вход В1 младшего разряда сумматора 42 через элемент НЕ 41 поступает сигнал с выхода старшего знакового разряда QN первого сумматора 40, на вход 8N старшего разряда сумматора 42 — сигнал

"0", а на остальные входы 8 (В2...8(N-1)— сигнал, равный по уровню "1", В результате в установившеся режиме код М,угловой ошибки, снимаемый с выхода второго сумматора 42, изменяется относительно кода

N -0 нулевой угловой ошибки (0111...111) в большую сторону(диаграмма 1, фиг.12в) при

13д > f«и в меньшую (диаграмма 1, фиг.

13 в) при !3д < f«. 8 режиме разгона, когда частота сигнада задания 1зд значительно превышает частоту сигнала обратной связи

f«, выходной код сумматора 42 представляет собой ступенчато нарастающий сигнал (диаграмма 1, фиг.10в). В режиме торможения (1 д значительно меньше f«) выходной код сумматора 42 ступенчато убывает (диаграмма 1. фиг, 12в).

Блок 17 задания режима работы работает следующим образом.

На вход элемента НЕ 43 и второй вход схемы И 47 поступает сигнал со знакоеого выхода корректирующего блока 15 (при реализации корректирующего блока 15 на регистре 20 и вычитателе 21 знаковым выходом служит выход старшего разряда

1707723

19 вычитателя 21). В случае превышения частотой сигнала задания f,ä частоты сигнала обратной связи foc на выходе вычитающего блока 13 формируется ступенчато нарастающий сигнал, в результате чего на знаковом выходе корректирующего блока 15 устанавливается "0" (так как код угловой ошибки

N, .(К). взятый в К-й момент времени, больше кода ЩК-1), взятого в (К-1)-й момент времени).

Сигнал "0 сбрасывает в ноль второй счетчик 46 и после инверсии в элементе НЕ 43 разрешает прохождение через схему И 44 импульсов частоты f5 на вход первого счетчИКа 45, ЧаСтОту f5 ВЫбИрает раВНОй МаКСИмальной частоте f1 - ЬдКз сигнала, снимаемого с первого выхода преобразователя 2 код — частота, а коэффициент пересчета К45 счетчика 45 не должен превышать коэффициент пересчета Кз счетчика 3 (например, К15 = Кз). При заполнении счетчика

45 до значения п1 — 1 — — — — — — (при Кж = Кз, л1= о + (2 л г Ъ иакс т5

=1,(11К 5) ) на первом выходе дешифратора

50 появляется "1", которая устанавливает

"0" на выходе первого триггера 48 (выход Т).

П ричем в момент заполнения счетчика 45 до значения п = ср15 (К45) 1 (где тр — время разгона привода до максимальной скорости) "1" устанавливается на втором выходе дешифратора 50, В результате выход второго триггера 49 переходит s "1". Такое состояние выход"в блока 17 (P — "1", Т вЂ” "0") с отве ству т заданию в приводе режима оаэгонд, Когда частота сигнала задания 1ад становится меньше частоты сигнала обратной связи 1,с (фиг.11), на выходе вычитающего блока 13 формируется ступенчато убывающий сигнал, и на знаковом выходе корректирующего блока 15 устанавливается "1"

{так как код N (К) меньше кода Мд .(К-1)).

Счетчик 45 сбрасывается в ноль, Открывается схема И 47, и на тактовый вход второго счетчика 46 поступают импульсы частоты f5.

Второй дешифратор 51 работает аналогично первому дешифратору 50, т.е. при заполнении счетчика 46 до значения пг = тр15(К46) (K4g — коэффициент пересчета счетчика 46, К46- К45) на втором выходе дешифратора 51 появляется "1", которая устанавливает в "1" первый триггер 48 (на выходе второго триггера 49 "1"), Когда счетчик 46 заполнится до

ЭНаЧЕНИЯ П1 - (4,+(2Л) 1ZOJep arc )(f5)1

1" появляется на первом выходе второго дешифраторэ 49. в результате чего на выходе второго триггера 49 устанавливается "0" (P — "0", Т вЂ” "1"). Устройство для стабилизации частоты вращения электродвигателя переходит в режим торможения.

Наличие "1" на обоих выходах блока 17 соответствует режиму синхронизации (фазового сравнения) устройства. Данная комбинация появляется на выходах блока задания режима работы при малых отклонениях одна относительно другой частот задания f>a и обратной связи foc, когда счетчики

45 и 46 не успевают заполниться до значения п1, Таким образом, блок 17 задания режима работы переводит выход P в состояние

"1" ("0" на выходе Т) при foc (13д, выход Т в

"1" ("0" на выходе P) при fo, > 4д, две "1" нэ выходах P и Т при foc = f a

Использование устройства для стабилизации частоты вращения обеспечивает повышение быстродействия и точности за счет уменьшения интервала Тр дискретности процесса измерения угловой ошибки

Ла (интервал дискретности задается периодом импульсного сигнала частоты f5 и остается постоянным во всем диапазоне регулирования, а его величина меньше величины интервала дискретности прототипа); поддержания постоянной во всем диапазоне регулирования величины коэффициента усиления устройства; независимо от задающего воздействия поддерживается постоянная величина коэффициента преобразования К 1угловой ошибки Ла и коэффициента преобразования Kd ii ошибки по скорости Лм

Формула изобретения

1. Устройство для стабилизации частоты вращения электродвигателя, содержащее эадатчик скорости, к выходу которого подключен преобразователь код — частота, частотно-модулирующий датчик скорости, суммирующий счетчик, регистр, корректирующий блок, два элемента И, сумматор, один из входов которого подключен к выходу корректирующего блока, и цифроаналоговый преобразователь, о т л и ч а ю щ е ес я тем, что, с целью повышения быстродействия и точности, в него введены формирователь опорных напряжений, блок сравнения, реверсивный счетчик, блок синусного преобразования, блок задания амплитуды сигнала, блок формирования сигналов запрета, вычитающий блок, блок задания режима работы и блок формирования кода управления, вход формирователя опорных напряжений подключен к второму выходу преобразователя код — частота, первый выход которого подключен к входу суммирующего счетчика, а выходы соединены с

1707723

22 входами частотно-модулирующего датчика скорости, один из входов блока сравнения подключен к выходу частотно-модулирующего датчика скорости, инверсный выход блока сравнения — к первому входу первого элемента И, первый вход второго элемента

И соединен с прямым выходом блока сравнения, вторые входы обоих элементов объединены и подключены к второму входу блока сравнения и третьему выходу преобразователя код — частота, выходы первого и второго элементов И подключены соответственно к суммирующему и еычитающему входам реверсивного счетчйка, первый вход блока задания амплитуды сигнала подключен к четвертому выходу преобразователя код — частота, а выход — к управляющему входу блока синусного преобразования, выход которого подключен к третьему входу блока сравнения, выходы блока формирования сигналов запрета соединены соответственно с третьими входами первого и второго элементов И и вторым и третьим входами блока задания амплитуды сигнала, вход блока формирования сигнала запрета подключен к D-выходу блока сравнения, а информационный вход блока формирования сигналов запрета соединен с выходом реверсивного счетчика, информационным входом блока синусног0 преобразования и одним входом еычитающего блока, другой вход которого подключен к выходу суммирующего счетчика, а выход еычитающего блока соединен с вхбдом регистра, выход которого подключен к входу корректирующего блока и второму входу сумматора, Свходы регистра и корректирующего блока объединены с вторым входом блока задания режима работы и подключены к пятому выходу преобразователя код — частота. знаковый выход корректирующего блока соединен с первым еходом задаия режима работы, выход сумматора — с первым входом блока формирования кода управления, другими входами подключенного к соответствующим выходам блока задания режимов работы, выход блока формирования кода управления подключен к входу цифроаналогового преобразователя, выход которого является выходом устройства.

2. Устройство по и 1, о тл и ч а ю щ е ес я тем, что блок сравнения содержит компаратор, дифференциатор. входом подключенный к прямому входу компаратора, пороговый элемент, схемы ИСКЛЮЧАЮЩЕЕ ИЛИ, один из входов которой соединен с выходом компаратора, а другой через пороговый элемент подключен к выходу дифференциатора, и две схемы синхронизации, одна из которых соединена с выходом схемы ИСКЛЮЧАЮЩЕЕ ИЛИ, а другая — c выходом порогового элемента, инвертирующий вход компараторэ является третьим входом блока, прямой вход компаратора— первым входом блока, объединенные входы схем синхронизации являются вторым входом блока, выходы первой схемы синхронизации — соответственно инверсным и прямым выходами блока сравнения, а выход второй схемы синхронизации — 0-выходом блока.

3. Устройство по п,1, о т л и ч э ю щ е ес я тем, что блок формирования сигналов запрета содержит два элемента НЕ, один из которых подключен к первому входу первой схемы ИСКЛЮЧАЮЩЕЕ ИЛИ, а другой — к второму входу первой схемы И вЂ” НЕ, вторую схему И-НЕ, выход которой через третий элемент НЕ соединен с С-входом О-триггера, а вход — с входами второго элемента НЕ и первой схемы И, подключенной к R-входу

О-триггера, вторую схему ИСКЛ ЮЧАЮЩЕ Е

ИЛИ, присоединенную к первому входу второй схемы И-НЕ, и вторую схему И, один из входов которой через четвертый элемент НЕ подключен к выходу первой схемы И-НЕ, а другой — к инвертирующему выходу 0-триггера, при этом первый вход первой схемы

И-НЕ подключен к выходу первой схемы

ИСКЛЮЧАЮЩЕЕ ИЛИ, вторым входом соединенной с вторым входом второй схемы

ИСКЛЮЧАЮЩЕЕ ИЛИ, первый вход которой соединен с входом первого элемента

НЕ, а второй вход первой схемы И соединен с выходом первой схемы ИСКЛЮЧАЮЩЕЕ

ИЛИ, 0-вход триггера подключен к шине логической единицы, вход первого элемента

HE является входом блока, второй вход второ4 схемы ИСКЛЮЧАЮЩЕЕ ИЛИ и вход второго элемента НЕ являются информационными входами блока, а выходы первой схемы И-НЕ, второй схемы И-НЕ, третьего элемента НЕ и второй схемы И являются выходами блока.

4. Устройство по п.1, о т л и ч а ю щ е ес я тем, что вычитающий блок содержит N элементов НЕ, выходы которых подключены к А-входам переого сумматора, и второй сумматор, А-входами соединенный с выходами первого сумматора, при этом В1-вход младшего разряда второго сумматора под-, ключен к выходу элемента НЕ, вход которого соединен с выходом QN старшего знакового разряда первого сумматора, BNвход старшего разряда второго сумматора подключен к шине логического нуля. э остальные В-входы второго сумматора и вход переноса первого сумматора соединены с шиной логической единицы, В-входы первого сумматора являются первыми входами

1707723

24

Фиг 2 блока, входы элементов НŠ— вторыми входами блока, а выход второго сумматора— выходом блока.

5, Устройство по п.1, о т л и ч а ю щ е е- 5 с я тем, что блок задания режима работы содержит элемент НЕ, через первую схему

И подключенный к тактовому входу первого счетчика и непосредственно к входу сброса второго счетчика, вторую схему И, один из 10 входов которой соединен с входом элемента

НЕ и входом сброса первого счетчика, второй вход объединен с вторым входом первой схемы И, а выход подключен к тактовому входу второ о счетчика, первый и второй триггеры, первый и второй дешифраторы, входы которых соединены с выходами сооТветственно первого и второго счетчиков, при этом первые выходы первого и второго дещифраторов подключены к R-входам сброса соответственно первого и второго триггеров, а их вторые выходы соединены с входами установки соответственно второго и первого триггеров, вход элемента НЕ является первым входом блока, вход второй схемы И вЂ” вторым входом блока. а выходы первого и второго триггеров — первым и вторым выходами блока.

1707723 СЛ

1707723

1707723

1707723

Фиг. М

1707723

Фиг.15 и„

ЬцхТ

Редактор И. Шмакова

Заказ 273 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035,Москва,Ж-35. Раушская наб„ 4/5

Производственно-издательский комбинат "Патент",г. Ужгород, ул,Гагарина. 101

Np

БихP

Составитель А. Мудрик

Техред М.Моргентал Корректор М. Кучерявая