Резервированное запоминающее устройство

 

Изобретение относится к вычислительной технике и может быть использовано при построении памяти высоконадежных вычислительных систем, имеющий ограничения на энергопотребление. Цель изобретения - повышение надежности устройства. Резервированное запоминающее устройство содержит дополнительный блок 1 памяти, дополнительный блок2 сумматоров помодулю два, элемент ИЛИ 3, триггер 4, ключ 5 электропитания и в каждом канале основной 6 и резервный 7 блоки памяти, первый 8, второй 9 и третий 10 блоки сумматоров по модулю два, мажоритарный элемент 11, коммутатор 12 и элемент И 13, причем выходы коммутаторов 12 являются информационными выходами 14 устройства, выход триггера 4 является управляющим выходом 15 устройства . Сущность работы резервированного запоминающего устройства заключается в: разбиении основных 6 и резервных 7 блоков памяти на каналы, а. затем в независимом формировании соответствующих величин четырьмя способами в каждом канале, сравнении полученных величин и считывании истинной информации, если есть хотя бы одно, совпадение. 1 ил. ; (Л С

СОЮЗ СОВЕТСКИХ Ф

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)5 G 11 С 29/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4763766/24 (22) 28.11.89 (46) 07.02.92. Бюл. ¹ 5 (71) Киевский политехнический институт им, 50-летия Велйкой Октябрьской социалистйческой революции (72) В.И.Корнейчук, К,В.Коляда, Нгуен Нат

Тиен (VN) и Ю.В.Яблуновский (53) 681.327.6 (088.8) (56) Авторское свидетельство СССР № 1317483, кл. G 11 С 29/00, 1987.

Авторское свидетельство СССР

¹ 11335544225500, кл. G 11 С 29/00, 1987, (54) РЕЗЕРВИРОВАННОЕ ЗАПОМИНАЮ=

ЩЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть использовано при построении памяти высоконадежных вычислительных систем, имеющих ограничения на энергопотребление. Цель изобретения— повышение надежности устройства. РезерИзобретение относится к вычислительной технике и может быть использовано при построении памяти высоконадежных вычислительных систем, имеющих ограничение на энергопотребление, Цель изобретения — повышение надежности устройства.

На чертеже представлена структурная схема устройства для случая, когда количество каналов устройства равно 3.

Резервированное запоминающее уст-.. ройство содержит дополнительный блок 1 памяти, дополнительный блок 2 сумматоров по модулю два, элемент ИЛИ 3, триггер 4, ключ 5 электропитания и в каждом канале основной 6 и резервный 7 блоки памяти, первый 8, второй 9 и третий 10 блоки сумма!

Ж 171 1 237 A1 вированное запоминающее устройство содержит дополнительный блок 1 памяти, дополнительный блок 2 сумматоров по модулю два, элемент ИЛИ 3, триггер 4, ключ 5 электропитания и в каждом канале основной 6 и резервный 7 блоки памяти, первый 8, второй

9 и третий 10 блоки сумматоров по модулю два, мажоритарный элемейт. 11, коммутатор

12 и элемент И 13, причем выходы коммутаторов 12 являются информационными выходами 14 устройства, выход триггера 4 является управляющим выходом 15 устройства, Сущность работы резервировайного запоминающего устройства заключается в " разбиении основных 6 и резервных 7 блоков памяти на каналы, а затем в независимом формировании соответствующих величйн четырьмя способами в каждом канале, сравнении полученных величин и считываний истинной информации, если есть хотя бы одно совпадение. 1 ил. торов по модулю два, мажоритарный элемент 11, коммутатор 12 и элемент И 13. На чертеже также обозначены информационные выходы 14 устройства. управляющий выход 15 устройства.

Устройство работает следующим образом.

Рассмотрим работу устройства для случая, когда количество запоминающих каналов равно 3.

При этом блок памяти и хранящиеся"в нем информационные слова разбиваются на три части а, Ь и с. Соответственно резервный блок памяти также разбивается на три части и содержит суммы по модулю два информационных частей основного блока памяти.

Таким образом, перед началом работы в блоках памяти устройства хранится следующая информация.

1711237 канал 3 канал 1 канал

Основной блок 6з памяти с

Основной блок 62 памяти

Основной блок 61 памяти а

Резервный блок 7з памяти а+с

Резервный блок 72 памяти

Ь+с

Резервный блок 71 памяти а+Ь

Дополнительный блок 1 памяти а+Ь+с где+- сумма по модулю два.

Кроме того, перед началом работы устройства триггер 4 обнулен, т.е. электропитание к резервным блокам 7 памяти не поступает (они находятся в режиме "холодного" резерва), а коммутаторы 12 настроены 5 на передачу информации с выходов основных блоков 6 памяти на информационные выходы 14 устройства.

При поступлении сигнала считывания на входы всех блоков памяти происходит 10 считывание по заданному адресу информации из основных блоков 6 памяти и дополнительного блока 1 памяти.

Данная информация (а, Ь, с, а+Ь+с) поступает на входы дополнительного блока 2 15 сумматоров по модулю два, Если в работающих блоках памяти ошибка не произошла, то на выходах дополнительного блока 2 сумматоров по модулю два выдаются сигналы нулевого уровня, которые, пройдя через 20 элемент ИЛИ 3, не видоизменяют содержимое триггера 4. Таким образом, на информационные выходы 14 устройства выдается информация, хранящаяся в основных блоках 6 памяти по одинаковым адресам. 25

Если в работающих (в данном режиме) блоках 6, 1 памяти произошла ошибка, то на выходах дополнительного блока 2 сумматоров по модулю два выдается по крайней 30 мере один единичный сигнал, который пройдя через элемент ИЛИ 3, записывается в триггер 4. Единичный сигнал с выхода триггера 4.поступает на управляющий выход 15 устройства., Это свидетельствует о 35 том, что в устройстве произошла ошибка и для ее коррекции такт считывания должен быть увеличен. Кроме того, единичный сигнал поступает на управляющий вход ключа

5 электропитания, и на входы электропита- 40 ния резервных блоков 7 памяти подается питающее напряжение. Информация, считанная по одинаковым адресам из всех блоков памяти, поступает на входы блоков 8, 9, 10 сумматоров по модулю два. При этом в 45 каждом канале устройства происходит формирование соответствующих величин а, b, с четырьмя независимыми способами.

Для канала 1

1, а — блок 61

2. с+(а+ с) — блок 8>

3. Ь+(а+ Ь) — блок 91

4. (а + b + с) + (Ь + с) — 6no к 10

Для канала 2

1. b — блок 62

2. а+(а+ Ь) — блок 82

3, с+(Ь+ с) — блок 92

4. (а+ Ь+ с)+ (а+ с) — блок 102

Для канала 3

1. с — блок 6з

2, Ь+(Ь+ с) — блок 8з

3. а+ (а+ с) — блок 9з

4. (а + Ь + с) + (а + Ь) — блок 10з.

Рассмотрим на примере первого канала работу устройства в режиме коррекции ошибок. Здесь возможны четыре случая: ошибка произошла в блоке 6> памяти, ошибка произошла в одном из блоков

62, 6з, 1 памяти, ошибка произошла в блоке 6> памяти и в любом другом блоке памяти, ошибка произошла в одном из блоков

6, 6з, 1 памяти и в любом другом (кроме блока 6 ) блоке памяти или ошибка произошла в любых двух блоках 6г, 6з, 1 памяти.

В первом случае на входы мажоритарного элемента 11 поступают три одинаковые величины а. Так как все три величины а совпадают между собой, то на вторые входы коммутатора 12 поступает истинное значениЕ величины а, на управляющем выходе мажоритарного элемента 11> выдается единичный сигнал (есть совпадение как минимум по двум входам, т.е. на выходе элемента

11> истинная информация). На выходе элемента И 13> формируется единичный сигнал (триггер 4 находится в единичном состоянии) и скорректированная информация с вторых входов коммутатора 12 выдается на информационные выходы 14 устройства.

Во втором случае на входы мажоритарного элемента 11 поступают две одинако1711237 вые (истинные) величины а и одна ошибочная, Так как мажоритарный элемент работает по принципу "2 из 3", то на его выходах формируется истинное значение а, а на управляющий выход выдается единичный сиг- 5 нал. Таким образом, на информационных выходах 14> устройства устанавливается истинное значение а.

В третьем случае устройство работает аналогично второму случаю, т.е. информа- 10 ция с выходов блока 6> памяти на мажоритарный элемент 111 не поступает.

В четвертом случае на входы мажоритарного элемента 11> поступает три различ- 15 ные величины (ошибочная информация по двум входам не совпадает, если ошибка произошла хотя бы в одном разноименном разряде). На управляющем выходе мажоритарного элемента 11> выдается нулевой сиг- 20 нал (нет. совпадения входных величин).

Поэтому на выходе элемента И 131 формируется нулевой сигнал и истинная информация с выходов основного блока 6> памяти поступает на информационные выходы 14> 25 устройства.

Аналогично работают и остальные каналы устройства.

Время считывания информации в режиме коррекции увеличивается на время счи- 30 тывания из блока памяти, время суммирования по модулю два блоком 10 (или 8, 9), время задержки сигнала на мажоритарном элементе 11 и коммутаторе 12.

Следует отметить, что устройство может 35 содержать и большее количество каналов.

При этом информационная емкость дополнительного блока 1 памяти уменьшается, однако это ведет к уменьшению количества исllðaâëÿeìûõ ошибок, 40

Если информационные слова, хранящиеся в основных блоках памяти устройства, разбиты на четыре части, то в каждом канале происходит формирование соответствующих величин а, b, с, d следующими 45 четырьмя независимыми способами.

Для канала 1

1. а — блок 6>

2. d+(a+ d) — блок 81

3. Ь+(а+ Ь) — блок 91 50

4. (a+ b+c+ d)+(b+ c)+(c+ d)+c- блок 101

Для канала 2

1. Ь вЂ” блок 62

2. а + (а + Ь) — блок 8г

3. c+ (b+ с) — блок 92 55

4. (а+ b+ с+ d)+(c+ d)+(a+ d)+ d — блок 102

Для канала 3

1. с — блок бз

2. Ь+(Ь+ с) — блок 8з

3. d + (с + d) — блок 9з

4, (а+ b+ c+ d)+(a+ Ь)+(а+ Ь)+ а — блок 10з

Для канала 4

1. d — блок 64

2. с+ (c+d) — блок 84

3. а+ (а+ d) — блок 94

4. (а+ Ь+ с+ d)+(a+ Ь)+(Ь+ с)+ Ь вЂ” блок 104

Устройство позволяет исправлять ошибки любой кратности, произошедшие не только в любом одном блоке памяти (как в прототипе), но и в любых двух блоках памяти, например в основном и резервном блоках памяти одного канала (ошибка исправляется, если информация в двух неисправных блоках памяти отличается хотя бы в одном разряде). Кроме того, устройство исправляет ошибки любой кратности, возникающие одновременно в некоторых трех блоках памяти. В частности, для рассмотренногоо случая разбиения устройства на три канала исправляются ошибки, произошедшие в следующих трех блоках памяти: блоках 6, 6з, 7з соответственно хранящиеся в них величины а, с, (а+ с), блоках 61, 62, 7> — величины а, Ь, (а+ Ь), блоках 62, 6з, 7г — величины Ь, с, (Ь + с), блоках 61, 1, 7z — величины а, (а + b + с), (Ь+ с), блоках 6г. 1, 7з — величины b, (а+ Ь+ с). (а+ с), блоках 6з, 1, 71 — величины с, (а + Ь + с), (а+ Ь).

Исправляются также ошибки, произошедшие в любых трех из четырех блоков 7, 72, 7з, 1 памяти или одновременно в этих четырех блоках.

Возможность исправления данных

"трехкратных" ошибок объясняется тем, что при этом в каждом канале устройства на одном из входов коммутатора 12 обязательно формируется истинная информация, а сигнал на управляющем выходе мажоритарного элемента 11 обеспечивает выдачу истинной информации на выходы 14 устройства.

Формула изобретения

Резервированное запоминающее устройство, содержащее основной и резервный блоки памяти в каждом канале, кроме последнего, дополнительный блок памяти, дополнительный блок сумматоров по модулю два, триггер, элемент ИЛИ, ключ электропитания и в каждом канале, кроме последнего, второй блок сумматоров по модулю два, в последнем канале основной блок памяти и первый блок сумматоров по модулю два, в каждом канале коммутаторы, информационные выходы которых являются информационными выходами соответствующего канала устройства, причем информационные выходы основных блоков

1711237

Составитель M.Ëàïóøêèí

Техред М.Моргентал Корректор Н,Ревская

Редактор Т.Юрчикова

Заказ 344 Ти раж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул, Гагарина, 101 памяти соединены с первыми информационными входами соответствующих коммутаторов и с соответствующими входами дополнительного блока сумматоров по модулю два, последний вход которого соеди- 5 нен с информационным выходом дополнительного блока памяти, выход дополнительного блока сумматора по модулю два Goåäèíåí с входом элемента ИЛИ, выход которого соединен с входом триггера, 10 выход которого соединен с первым входом элемента И каждого канала и с управляющим входом ключа электропитания, выход которого соединен с входом питания резервных блоков памяти, информационные вы- 15 ходы которых соединены с вторыми входами вторых блоков сумматоров по модулю два соответствующего канала, первые входы которых соединены с информационными выходами основных блоков памяти 20 последующего канала, первый и второй входы первого блока сумматоров по модулю два последнего канала соединены с информационными выходами основного и резервного блоков памяти предыдущего канала, о т л- 25 и ч а ю щ е е с я тем, что, с целью повышения надежности, в него - введены резервный блок памяти, в каждый канал, кроме последнего, первый и третий блоки сумматоров по модулю два, в последний канал второй и 30 третий блоки сумматоров по модулю два, в каждый канал мажоритарный элемент, информационные выходы которого соединены с вторым входом коммутатора соответствующего канала, управляющий вход которого 35 соединен с выходом элемента И соответствующего канала, второй вход которого соединен с управляющим выходом мажоритарного элемента соответствующего канала, информационные входы которого соединены с выходами первого, второго и третьего блоков сумматоров по модулю два соответствующего канала, при этом первый и второй входы первого блока сумматоров по модулю два каждого канала, кроме первого и последнего, соединены с информационными выходами основного и резервного блоков памяти предыдущего канала, первый и второй входы первого блока сумматоров по модулю два первого канала подключены к информационным выходам основного и резервного блоков памяти последнего канала, первый и второй входы второго блока сумматоров по модулю два последнего канала соединены с информационными выходами основного блока памяти первого канала и резервного блока памяти последнего канала соответственно, первый вход третьего блока сумматоров по модулю два каждого канала соединен с информационным выходом дополнительного блока памяти, второй вход третьего блока сумматоров по модулю два каждого канала, кроме последнего, соединен с информационным выходом резервного блока памяти предыдущего канала, второй вход третьего блока сумматоров по модулю два последнего канала соединен с информационным выходом блока памяти первого канала, вход питания резервного блока памяти последнего канала соединен с выходом ключа электропитания, выход триггера является управляющим выходом устройства,