Устройство для контроля блоков оперативной памяти

 

Изобретение относится к вычислительной технике и может быть использовано для функционального контроля блоков оперативной памяти. Устройство содержит элементы И 1-5, первый 6 и второй 7 генераторы псевдослучайной последовательности , коммутатор 8, проверяемый блок 9 оперативной памяти, регистр 10, генератор 11, триггеры 12, 13, элемент задержки 14, блок 15 сравнения, первый 16, второй 17, третий 18 и четвертый 19 входы задания режима, сигнальный выход 20, вторую 21 и первую 22 группы инверторов, информационные входы 23, 24, элемент НЕ 25, адресные выходы 26 устройства, выход 27 записи чтения устройства, информационные выходы 28, информационные входы 29, Устройство позволяет формировать произвольные адресные и информационные последовательности , что позволяет повысить достоверность контроля блоков оперативной памяти. 2 табл., 3 ил. « Ё

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (si>s G 11 С 29/00

ГОСУДАРСТВЕННЫИ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4807300/24 (22) 27.03.90 (46) 15.01.92. 6юл. М 2 (71) Московский энергетический институт (72) Ю. В. Сычев и А. П. Шарапов (53) 681.327.6(088.8) (56) Авторское свидетельство СССР

N. 1140179, кл. G 11 С 29/00, 1983.

Авторское свидетельство СССР

1Ф 1336123, кл. G 11 С 29/00, 1986. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ ОПЕРАТИВНОЙ ПАМЯТИ (57) Изобретение относится к вычислительной технике и может быть использовано для функционального контроля блоков оперативной памяти, Устройство содержит элементы И 1 5, первый 6 и второй 7

„„5U „„1705876 А1 генераторы псевдослучайной последовательности, коммутатор 8, проверяемый блок 9 оперативной памяти, регистр 10, генератор

11, триггеры 12, 13, элемент задержки 14, блок 15 сравнения, первый 16, второй 17, третий 18 и четвертый 19 входы задания режима, сигнальный выход 20, вторую 21 и первую 22 группы инверторов, информационные входы 23, 24, элемент НЕ 25, адресные выходы 26 устройства, выход 27 записи, чтения устройства, информационные выходы 28, информационные входы 29, Устройство позволяет формировать произвольные адресные и информационные последовательности, что позволяет повысить достоверность контроля блоков оперативной памяти. 2 табл., 3 ил.

1705876 первый 16, второй 17, третий 18 и четвертый

19 входы задания режима устройства, сиг- 20

Изобретение относится к области вычислительной техники и может быть использовано для функционального контроля блоков оперативной памяти.

Целью изобретения является повышение достоверности контроля устройства, На фиг, 1 приведена функциональная схема устройства для контроля блоков оперативной памяти, на фиг, 2 — функциональная схема группы инверторов; на фиг, 3— функциональная схема генератора псевдослучайной последовательности, На фиг. 1-3 обозначены: элементы И1-5, первый 6 и второй 7 генераторы псевдослучайной последовательности, коммутатор 8, проверяемый 9 блок оперативной памяти, регистр 10, генератор 11, триггеры 12 и 13. элемент 14 задержки, блок 15 сравнения, нальный выход 20 устройства, вторая 21 и первая 22 группа инверторав, информационные входы 23, 24, элемент НЕ 25, адресные 26 выходы устройства, выход записи-чтения 27 устройства, информационные выходы 28 устройства, информационные 29 входы устройства, сумматоры по модулю два 30-32, входы 33-36 группы интерторов, выходы 37-39 группы инверторов, сумматор па модулю два 40, регистр 41, выходы 42-44 генератора псевдослучайной последовательности, входы 45-48 генератора псевдослучайной последовательности.

Устройство работает следующим образом.

Необходимо отметить, что многочлены обратной связи генераторов 6 и 7 являются многочленами и-й степени, принадлежащие максимальному показателю, Это означает, что все ненулевые выходные последовательности имеют период 2"-1 (и — раэрядность регистра, который используется в ге -.ераторе). Такой генератор называется генератором максимального периода.

Перед началом работы в генератор 6 записывается значение кода NI = (все единицы+1, с учетом многочлена обратной связи), в генератор 7 значение кода N =- Ni+1.

На вход 16 подается "0", что означает, что контроль блока 9 памяти будет проводиться с прямыми значениями адресов и данных. Регистр 10 установлен в состоя«ие "1" на его выходах, а триггер 13 — в состсяние

"0" на его прямом выходе (цепи начальной установки регистра 10 и триггера 13 условно не показаны), На фиг. ", также условно не показан сигнал обращения к проверяемому блоку oneративной памяти, так как указанный синал

40 не влияет на достижение положительного эффекта, При поступлении на вход 18 сигнала "0", а на вход 19 сигнала "1" с генератора 11 на входы синхронизации генератора 6 и 7 поступают синхроимпульсы, Тем самым начинается перебор всех состояний генераторов

6 и 7 с максимальным периодом. Триггер 13 установлен в "0", что определяет режим записи информации в проверяемый блок 9 памяти, В табл. 1 приведен возможный пример изменения адресов и информации, которые поступают в блоке 9 для трех разрядного генератора псевдослучайной последовательности.

Как видно из табл. 1, в адрес (011) записывается информация (101), т.е, адрес следующей ячейки блока 9 памяти и т.д, При значении всех единиц на выходах генератора 6 сработает элемент И1, что приведет к тому, что синхроимпульсы с генератора 11 переключает триггер 13 в единичное состояние на прямом выходе, Тот же импульс установит генератор 7 в единичное состояние на его выходах. Начинается режим считывания иэ блока g памяти, В режиме считывания по адресу, определяемому регистрол1 10, считывается информация, которая эаписывае-.cR в тот же регистр 10. Так как первоначальна регистр

10 был установлен в состояние "1" на его выходах, та считается информация (011) (см. табл. 1). Далее по адресу (011) считывается (101,,и т.д, Таким образом, осуществляется режим кольцевой проверки блока 9 оперативной памяти.

При поступлении на вход 19 "0", а на вход 18 "1" на прямом выходе триггера 12 установится "0", что означает окончание проверки 03У. На инверсном вь.ходе триггера 12 установится "1". которая разрешает сравнение содержимого регистра 10 и генератора 7, который работает синхронно с регистром 1Ц. Если содержимое регистра 10 и генератора 7 равно, то блок 9 памяти работает правильно, а противном случае — блок памя1и неисправен.

Второй згал контроля заключается в проверке блока 9 памяти с инверсными значениями адресов и дзнных, Для этого на вход 16 подается "1". У TBIIQBKB триггеров, регистра и генераторов 6 и 7 осуществляется так же, как и в предыдущем случае, за исключением того, чко регистр 10 устанавливае ся в состояние "0" на всех своих выxoqax.

В табл. 2 приведен всзможный пример изменения адресов и информации. поступающей в блок 9 памяги при контроле.

1705876 ваго генератора псевдослучайной последователь- 0 ности, входы инверторов первой и второи групп обьединены и являются первым входом задания

Второй этап контроля обеспечивает контроль нулевой ячейки, которая не была проверена на первом этапе контроля.

Преимущества предлагаемого устройства для контроля блоков оперативной памяти следующие: осуществляется псевдослучайный перебор адресов и данных при записи и чтении, что приводит к более высокой достоверности контроля по сравнению с известным устройством. При этом обратные связи регистров, которые используются в генераторах 6 и 7, могут быть заданы произвольно, что будет обеспечивать различные тестовые последовательности, используемые для контроля; при контроле блоков оперативной памяти нет необходимости знать эталонную сигнатуру, количество считываний каждый раз может быть произвольным.

Устройство может быть использовано для вероятностного контроля блоков оперативной памяти. Достоверность контроля может быть повышена за счет использования генераторов с различными многочленами обратной связи.

Формула изобретения

Устройство для контроля блоков оперативной памяти, содержащее коммутатор, первый триггер, элемент задержки, генератор, первый и второй элементы И, первую группу инверторов, причем выходы коммутатора являются адресными выходами усгройства, выходы инверторов первой группы — информационными выходами устройства, о т л и ч а а щ е е с я тем, что, с целью повышения достоверности контроля, в устройство введены первый и второй генераторы псевдослучайной последовательности, второй триггер, третий — пятый элементы И, вторая группа инверторов, элемент НЕ, блок сравнения и регистр, выходы которого соединены с входами первой группы блока сравнения и с информационными входами первой группы коммутатора, информационные входы второй группы которого соединены с выходами инверторов второй группы, входы группы которой сое-. динены с соответствующими выходами пер5

45 режима устройства, входы установки в исходное состояние первого и второго генераторов псевдослучайной последовательности обьединены и являются вторым входом задания режима устройства, выходы второго генератора псевдослучайной последовательности соединены с входами первой группы инверторов первой группы, выходы которой соединены с входами второй группы блока сравнения, информационные входы регистра являются информационными входами первой группы устройства, вход синхронизации регистра соединен с выходом элемента задержки, вход которого соединен с выходом четвертого элемента И, первый вход которого соединен с вторым входом третьего элемента И, выходом второго элемента И и входами синхронизации первого и второго генерэторов псевдослучайной последовательности, прямой выход первого триггера соединен с вторым входом четвертого элемента И, управляющим входом коммутатора и является выходом записи-чтения устройства, инверсный выход первого триггера соединен с третьим входом третьего элемента И, выход которого соединен с входом синхронизации первого триггера, выходы nepvoro генератора псевдослучайной псследовательности подключены к входам первого элемента И, выход которого соединен с первым входом третьего элемента И, выход генератора соединен с первым входом второго элемента И, второй вход которого соединен с прямым выхоpoì второго триггера, инверсный выход котор.аго соединен с вторым входом пятого элемента И, первый вход которого соединен с выходом блока rpaa eiъ" я, выход пятого элемента И является сигн; льным выходом устройства, входы установки в "." и в "0" второго триггера . вляются соответственно третьим и четвертым входами задания режима устройства, информационные входы первого и второго генераторов псевдослучайной последовательности — соответственно информационными входами второй и третьей групп устройства, выход третьего элемента И соединен с входом элемента НЕ, выход которого соединен с входами установки в "1" второго генератора псевдослучайной последовательности, прямой выход второго триггера — с входом генератора.

1705876

Таблица 1

Та блиц а 2

37

47

39

Фиг. 3 фиг. 2

Составитель В. Фокина

Редактор О. Спесивых Техред M.Ìîðãåíòàë Корректор Т, Палий

Заказ 196 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

4Z