Устройство для контроля оперативной памяти

 

Изобретение относится к вычислительной технике и может быть использовано для функционального контроля полупроводниковой оперативной памяти динамического типа. Цель изобретения - повышение быстродействия . Устройство содержит память 1, первый счетчик 2, дешифратор 3, постоянное запоминающее устройство 6, первый одновибратор 7, второй мультиплексор 8, элемент 9 задержки, первый элемент И10, первый триггер 11, вход 12 задания режима, анализатор 13 кодов, генератор 14 импульсов , второй и третий элементы И15, первую схему 17 сравнения, второй триггер 18, вторую схему 19 сравнения, третий триггер 20, блок 21 индикации 21, второй счетчик 22, инвертор 23, регистр 24, второй одновибратор 25, элемент И-НЕ 26. В устройстве обеспечивается уменьшение времени контроля корпуса ОЗУ (режим контроля времени регенерации информации). 1 ил. со с VJ О СЛ 00 VI СЛ

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)з G 11 С 29/00

ГОСУДАРСТВЕН1ЫИ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4759247/24 (22) 13.11.89 (46) 15.01.92. бюл. N 2 (71) Научно-производственное объединение

"Исари" (72) Г. Ю. Манукян, В, Н. Анисимов и С. А. Мкртычян (53) 681.327,6(088.8) (56) Авторское свиде ельство СССР

N 947913, кл. G 11 С 29/00, 1980.

Авторское свидетельство СССР

М 1149312, кл. G 11 С 29/00, 1983. (54) УСТРОЙСТВО ДЛЬ КОНТРОЛЯ ОПЕРАТИВНОЙ ПАМЯТИ (57) Изобретение относится к вычислительной технике и может быть использовано для функционального контроля полупроводни. Ж 1705875 А1 ковой оперативной памяти динамического типа, Цель изобретения — повышение быстродействия. Устройство содержит память 1, первый счетчик 2, дешифратор 3, постоянное запоминающее устройство 6, первый одновибратор 7, второй мультиплексор 8, элемент 9 задержки, первый элемент И10, первый триггер 11, вход 12 задания режима, анализатор 13 кодов. генератор 14 импульсов, второй и третий элементы И15, 16 первую схему 17 сравнения, второй триггер 18, вторую схему 19 сравнения, третий триггер

20, блок 21 индикации 21, второй счетчик 22, инвертор 23, регистр 24, второй одновибратор 25, элемент И-НЕ 26, В устройстве обеспечивается уменьшение времени контроля корпуса ОЗУ (режим контроля opeMeHi1 регенерации информации), 1 ил.

1705875

15

40 л5

Изобретение относится к области вычислительной техники и может быть использовано для функционального контроля полупроводниковой оперативной памяти динамического типа.

Цель изобретения — повышение быстродействия устройства.

На чертеже приведена структурная схема устройства.

Схема содержит проверяемую память 1, первый счетчик 2. дешифр: тор 3, первый мульгиплексор 4, коммутатор 5, представляющий интерфейсную коммута ионную матрицу, различную для различных корпусов, ПЗУ 6, первый одновибратор 7, второй муль типлексор 8, элемент 9 задержки, первый элемент И10, первый триггер 11, вход 12 задания режима устройства, анализатор 13 кодов (в качестве которого может быть использован сигнатурíbté анализатор), генератор 14 импульсов, второй элемент И15, третий элемент И16, первую схему 17 сравнения, второй триггер 18, вторую схему 19 сравнения, третий триггер 20. блок 21 индикации, второй счетчик 22, инвертор 23, регистр 24, второй одновибратор 25, элемент

И-НЕ 26, Устройство рабо" лет в режиме контроля времени регенерации информации и в режиме определения предельного времени хранения информации следующим образом.

В режиме конгроля времени регенерации информации на входе 12 устройства присутствует сигнал "0". Генератор 14 формирует импульсы, которые проходят через элемент И15, и запускает счетчик 2, который, работая в режиме непрерывного пересчета, вь1рабатывает следующие друг за другом сигналы "0", "1", "2", "3" длительностью каждый по такту (периоду) синхросигнала, имеющие активное нулевое значение.

Дешифратор 3 формирует сигнал двойной ширины, имеющий также активное нулевое значение и используемый в ка- есгве си нала первого разрешения выборки RAS. Такое формирование сигнала RAS гарантирует его переключение внутри сигналов "Чтсние/запись" входа данных и адресов, Выход "2" дешифратора 3 используется в качес- ве сигнала второго разрешения выборки CAS.

Таким образом, во время каждой команды "Чтение" и каждой команды Запись" имеют место два сдвинутых друг относительно друга сигнала разрешения выборки

RAS, CAS, адресные сигналы подаюгся на проверяемую память 1 от счетчика 2 через мультиплексор 4, котсрый оммутирует во времени последовательно две половины адресных сигналов. Младшая по. овина адресных линий передается на выход мультиплексора 4 и, следовательно, на адресные входы (A1 An/2 проверяемой памяти 1 при нулевом значении управляющего входа мультиплексора 4, а старшая половина — при единичном значении. Прием адресных часreA в память 1 осуществляется по спаду сигнала RAS (младшая половина адреса).

Для реализации мультиплексирования половин адресных линий используется триггер 11, который по окончании сигнала CAS фронтом последнего всегда устанавливается в нулевое состояние по счегному входу.

Поскольку прямой выход триггера 11 соединен с управляющим входом мультиплексора

4, то сразу по завершении определенной операции на выходе мультиплексора 4 устанавливается младшая половина адреса, которая и принимается спадом сигнала RAS следующей операции. Как известно, на прием младшей половиНы адреса фронтом сигнала RAS требуется определенное время, поэтому фронтом сигнала "Статус 1" дешифратора 3 (т,е. фронтом сигнала RAS) запускается элемент 9 задержки, который устанавливает по установочному входу триггер 11 в единичное состояние и соответственно на управляющем входе мультиплексора 4 устанавливается единичное состояние. которое обеспечивает передачу на выход мультиплексора старшей половины адресных линий до возникновения сигнала RAS. По спаду сигнала CAS осуществляется прием старшей половины адресных линий в память 1.

Разряды счетчика 2 (и + 3...Д n + К + 2) стимулируют К-входов данных. Разряд (n +

К + 2) счетчика 2 стимулирует старший (К1)-й вход данных go, Д1,..., Дк-1) памяти 1

1ак, что первую половину времени теста

"Марш" для одноразрядной памяти будут считываться единицы и записываться нули, а вторую половину времени теста, наоборот, будут считываться нули и записываться единицы, последовательно по всем адреса, реализуя таким образом концепцию теста

"Марш".

Для многоразрядной памяти, кроме режимов "Чтение единиц/запись нолей" и

"Чтение нолей/запись единиц" будут иметь место избыточные режимы "Чтение нолей/запись нолей" и Чтение единиц/запись единиц", ч1о только повышает сложность теста, а избыточность эта при использовании сигнатурного анализа не имеет значения.

Описанные сигналы поступают на память 1 через коммутатор 5, представляющий интерфейсную коммутационную матрицу, различную для различных корпу1705875 сов. Выходы тестируемой БИС ОЗУ 1 подаются на информационные входы, используемого в качестве регистратора выходных реакций анализатора 13 кодов, представляющего собой типовой сигнатурный анализатор. На его второй управляющий вход

"Сдвиг (синхровход) поступают импульсы синхронизации с генератора 14 черн элемент И15.

Так как при l1poeepKe БИС ОЗУ тестом

"Марш" происходит последовательный непрерывный перебор всех адресов, то для осуществления ко:троля времени регенерации достаточно по окончании теста "Марш" организовать задержку 1.з и осуществить повторную проверку данной БИС ОЗУ указанным тестом.

В момент окончания первого теста

"Марш" (перепад с единично»о в нулевое состояние (и + К+ 2)-го разрлда счет <икэ 2) одновибратор 7 формирует короткий сигнал с активным нулевым уровнем, который поступает на управляющий на вход схемы 17 сравнения и обеспечивает сравнение в последней кодов истиной (присутствует на выходах анализатора 13 кодов) и эталонной (хранится в регистре 24) сиг» атур. В случае

ИХ СОВПаДЕНИЯ (ИСПРЭВНЫ НС -. Л "ЕйКИ тЕСт,1руемой БИС ОЗУ и значит необходи,"I контроль времени регенерации. т.е. задание паузы длительностью сз перед пов,ор«ым тестированием тестом "Марш" ) на выходе схемы сравнения 17 по-прежнему остается

ypoBpHb "1".

Передним фронтом сигнала с в хо;.в одновибратора 7 триггер 18 устанав: ивэется в единичное состоя»:ие (исходное состолние - нулевое), тем гамым обеспечивается прохождение сиг»»алов генератора «1 через элемент И16 .:а счетный вход счетчика 2 (»»сходное состояние нулевсе) и блокируетсл проходжение си»нэлон генер;-тора 14 через элемент И15 на счетный вход счетчика 2 и на второй управляющий вход "Сдниг" анализатора 13 кодов.

Кроме того, сигнал (сигнал окончания теста "Марш" ) с выхода однонибратора 7, поступая на первый управляющий вход

"Стоп" анализатора 13 кодон (действующий задний фронт), заканчинает измерительный период (окно), в течение которого производится ввод данных в сигнатурный анализатор.

В момент окончания первого теста

"Марш" (и + К+ 3)-й разряд счетчика 2 устанавливается в состояние 1", а остальные старшие разряды (и + К i 1 + 3„... и -! К+ m+ 2) остаются в состоянии "0". При такой кодовой комбинации на адресных входах (A1,...,Am) ПЗУ 6 (в режиме контроля време20

1 д,i

55 ни регенерации адресный вход АП1»1 постоянно находится в состоянии 0") на его выходах устанавливается двоичная кодовая комбинация. значение когооой зависит от предварительного BLIGopd рабочей частоты генератора 14, чем выше частота генератора, тем это оно больше.

Си» налы генератора 14, поступал на счетчик 22, обеспечивают работу ппгледнего в режиме непрерывногс пересчета с нуля до числа, двоичный код которогп ус1анонлен на выходах ПЗУ 6 (время этого neре:чего и

ЯВЛЯЕТСЯ ДЛИтЕЛЬНОСть, О "-аДЕРжК»1 ti), Состояние "1" на управляющем входе схемы 19 сравнения обеспечивает г.равнение кода на выходах ПЗУ б с кодом на выходах счетчика 22, В моме ii их совпа:,ения (конец паузь между циклами контроля) на выходе схемы 19 сравнения появллегсл «lll нэл с активным единичным уровнем, который поступает на управляющий вход

"Старт" анализатора 13 кодов (дей1стпу»ощий передний фронт) и, устанавливая сигнатурный анализатор в исходное (как»»ранило нулевое, подготавливает его к очередному измерительному периоду (повторное тестирование тестом "Марш" ).

Сигнал с нь хода I :емь: 1;: .,",э s»!e» ия, поступая на вход усганоск 1 в нг, ь - «-:-»ика

22, устанавливает ого в I!. îr i,";. : :,e: ое состояние. Устанон::э тр.1г»-.р . ", »i,!!i:ье состояние (по счетному нхо„ с .сг e«èâëется задним ф,>. н ом Г:.-:t,.r .< .. уровня ",3" в уровень "1" иннеli; I!i она»,:.;о г. п»I»ier>..во . 2.: с»1гн 3 1e C Sb!XO,",3 с; I »1!.I i !„ PBPlf e»,I!R.

I риггер 18 при э;о».;, . р, т "l0-.;уг с»,IIe си-валов r !:ератора 1; рз эле 1е, И16 и разрешает пас гу,-ле»;ие оследн .х ч,".роз элемент Л 5.

Повтор»;ая пронеркз к, oòðîël, ÷oL1

БИС ОЗУ тестоr« "Марш" о -у»п- сгнл ..т.:я указан;- .в1 образом, Заметим, что»» момент окон»а.!l:л»»овторной проверки тестом "Марш .Ia (г: 1 К+

3)-ем разряде счетчика 2 и»1еет мес о перепад с уровня "1" в уровень 0 . по»:о1орому одновибратор 25 формирует Iþiëóë: ",. " активным нулевым уровнем (,ронень 0 на управляющем входе мультипле.,сорэ 8 в этом режиме обеспечивает перэклю»ение (и

+ К+ 3)-го разряда счетчика 2). Поступление этого сигнала на вход элемента Л-НЕ 26 обуславливает появление IIa выходе последнего перепада с уровня G в уровень "1", по которому триггер 20 устананл ",вэетсл в нулевое состояние (исходное-единичное состоянце) ввиду наличия на его информационном входе уровня "Г.

Сигнал "0" с единичного ныхсдз — ðèããåра 20 (сигнал "Конец работы ) блокирует

1705875

25

40

55 дальнейшее прохождение сигналов генератора 14 через элементы И15 и 16, Кроме того, появление уровня "0" на адресном входе A» 2 ПЗУ 6 (на входе A> — уровень "0" на входе Az "1", а на остальных входах уровни

"0" обеспечивает появление на выходах последнего кода, соответствующего величине задержки между тестами в удобном для индикации виде.

По сигналу "0" с выхода триггера 20 на управляющем входе блока 21 индикации индицируется код истинной сигнэтуры поступающий в последний L- выходов анализатора 13 кодов, и величина временного интервала между тестами (с выходов

ПЗУ 6).

Отметим, что если по окончанию первого теста "Марш" в схеме 17 сравнения обнаружено несовпадение истиной и эталонной сигнатуры (неисправна память и дальнейший ее контроль по времени регенерации не имеет смысла), то на выходе последней появляется сигнал (активный нулевой уровень), который также обеспечивает переброс триггера 20 в нулевое состояние (конец работы после первого прохода теста

"Марш" ). При этом на выходах ПЗУ 6 имеет место код, соответствующий значению интервала sp мени (паузы) равному чулю (на адресном входе А — уоовень "1", а на всех остальных адресных входах ПЗУ 6 — уровень

"0", Б режиме определения предельного времени хранения информации устройство работает аналогично, однако по окончании повторной проверки тестом "Марш контролируемой памяти в случае необнаружения в ней ошибок (т.е. при отсутствии несовпадения истинной и эталонной сигнатур в схе :.е

17 сравнения) процесс контроля не заканчивается. Так как в этом режиме ввиду присутствия уровня "1" на входе 12 устройства через мультиплексор 8 коммутируется (п - К

+ m + 2)-й разряд счетчика 2. Разряд (и К3)-й сче-чика 2 (после повторного recra

"Марш" ) будет находится в состоянии "0", разряд n + (К + 1) + 3 установится в состояние "1", а остальные разряды и+ (r, + 2)+ 3,..., п + (К + m) + 2 по-прежнему — в состоянии

"0"

При этой комбинации на адресных входах А1„„, А» ПЗУ 6 (с учетом того, что на входах A»+> и A»+2 имеют место уровни "1") на выходах ПЗУ появится двоичнал кодовая комбинация, соответствующая большему времени задерж .и.

Счетчик 22 аналогичным образом «аполняется от ну .я до равенства с новой кодовой комбинацией на выходах ПЗУ б. По игналу с вы".,oäà схемы сра нения 1 1 (в момент совпадения комбинаций на выходах счетчика 22 и ПЗУ 6) начинается очередной цикл проверки БИС ОЗУ тестом "Марш" и, если в результате контроля ошибок в контролируемой БИС ОЗУ вновь не обнаружится, то подобная процедура повторяется с последовательным наращиванием временного интервала между очередными циклами проверки, вплоть до обнаружения ошибки в контролируемой БИС ОЗУ 1, что и определяет время предельного хранения информации в динамических БИС ОЗУ, Количество нарастающих временных интервалов между циклами проверки — N =

=2 - 1, где m — число адресных входов ПЗУ б, соответственно соединенных с (и + К +

3,.... и + (К+ m)+ 2) — разрядами счетчика 2 (m — зависит от требуемой точности определения времени хранения информации).

Если же (при определенном выборе m) ошибок в БИС ОЗУ не обнаружится, то устройство останавливает дальнейший контроль в момент перепада с уровня "1" в уровень "0" (п+ К+ m + 2)-го разряда счетчика 2 аналогично.

Формула изобр".òåíèÿ

Устройство для контроля оперативной памяти, содержащее генератор импульсог, первый счегчик, дешифратор, первblé мультиплексор, коммутатор, анализатор кодов, первый, второй и третий триггеры, элемент задержки первь,й, второй и третий элементы И, выходы первого мультиплексора являлтся адресными выходами устройства, информационные входы первой и второй рупп которого соединены соответственно с выходами первой и второй групп первого счетчика, управляющий вход первого мультиплексора соединен с прямым выходом первого три гера вход установки в "1" которого соединен с выходом элемента задержки, вх, ды дешифратора соединены с первым и вторым выхопами первого счетчика перьый выход дешифратора — с первым входом первого элемента И и с входом элемента задер .ки, второй выход дешифратора - с входом синхронизации первого триггера и с вторь м р. <одом — первого элемента И, выход которого является выходом выборки строки устройства, второй выход дешифратора — выходом выборки столбца устройства, третий в, ход первого счетчика— выходом записи чте,;ия устройства, выходы третьей группы первого счетчика — информационными, выходами устройства, входы анализатора кодов — информационными входами устройгтв., вгорой управляющий

1705875

Состави1ель Ю. Сычев

Редактор О, Спесивых Техред М.Моргентал Корректор С. Шевкун

Заказ "И Тираж Подписное

8КИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 асхад анализатора кодов соединен с выходом второго элемента И и с входом синхронизации первого счетчика, выход генератора импульсов — с первыми входами второго и третьего элементов И, второй вход 5 второго элемента И вЂ” с инверсным выходом в орого триггера, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, B него введены второй счетчик, первая и вторая схема сравнения, второй 10 мультиплексор, первый и второй одновибраторы. элемент И-ЧЕ, регистр, инвертор и блок постоянной памяти, адресные входы группы катер:)го соединены с выходами четвертойй группы первого счетчика, управляю- 15 щий вход второго мультиплексора — с адресным входом блока постоянной памяти и является входо 1 задания режима устройства, первый и второй информационные входы второго мультиплексора — c выходами 20 младшего и старшего разрядов четвертой группы первого счетчика, выход старшего разряда третьей группы первого счетчика соединен с входом первого одновибратора, выход которого соединен с входом установ- 25 ки в единичное состояние второго триггера, с входом синхронизации первой схемы сравнения и с первым управляющим входом анализаора кодов, выходы которого соединены с входам . в. арой группы первой схе- 30 мы сравнения и являются выходами индикации первой группы устройства, выходы блока постоянной памяти соединены с входами первой группы второй схемы сравнения и являются выходами индикации второй группы устройства, входы второй группы второй схемы сравнения соединены с выходами второго счетчика, вход синхронизации которого соединен с выходом третьего элемента

И, второй вход которого соединен с прямым выходом второго триггера и с входом синхронизации второй схемы сравнения, выход которой соединен с входом установки в "0" второго счетчика, с третьим управляющим входом анализатора кодов и с входом инвертора, выход которого соединен с входом синхронизации второго триггера, выход второго мультиплексора соединен с входом второго одновибратора, выход которого соединен с первым входом элемента И-НЕ, второй вход которого соединен с выходом первой схемы сравнения, выход элемента

И-НЕ соединен с выходом синхронизации третьего триггера, единичный выход которого соединен с третьими входами второго и третьего элементов И, с адресным входом старшего разряда блока постоянной памяти и является выходом синхронизации результата контроля, выходы регистра соединены с входами первой группы сравнения.