Устройство для деления

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) (s1)s G 06 F 7/52, 11/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ (21) 4811429/24 (22) 09.04,90 (46) 23.03,92. Бюл. М 11 (75) Г.П,Лопато и А.А.Шостак (53) 681.325(088.8) К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (56) Dean К.l, Cellular arrays for binary

division. — Proc. Inst. Elect. Eng., 1970, ч.117, М 5, р.917-920, fig.7.

Авторское свидетельство СССР

М 1633395, кл. G 06 F 7/52, 1989. (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ (57) Изобретение относится к вычислительной технике и может быть использовано при разботке быстродействующих устройств деления чисел с контролем по четности. Цель изобретения — уменьшение количества аппаратуры устройства. Устройство содержит и п-разрядных сумматоров 11 — 1 (и — четное число), четыре блока 2-5 свертки по модулю два и два элемента 6-7 сравнения. Цель достигнута эа счет того, что сумматоры устройства выполнены в виде сумматоров с дублирующим переносом. 6 ил, 77 12

1721603 аппаратуры

20

55

Изобретение относится к вычислительной технике и может быть использовано п ри разработке быстродействующих устройств деления чисел с контролем по четности, Известно устройство для деления, построенное по однотактному принципу и содержащее п и-разрядных сумматоров (и— четное число) (1).

Это устройство обеспечивает высокую скорость деления чисел, но из-за большого количества оборудования и отсутствия средств контроля имеет низкую достоверность, Наиболее близким по технической сущности к изобретению является устройство для деления, построенное по однотактному принципу и содержащее и п=разрядных сумматоров (n — четное число), четыре блока свертки по модулю два и два элемента сравнения, причем первый вход первого сумматора соединен с входом старших разрядов делимого устройства, первый вход j-го сумматора (j = 2,3,4,...,n) соединен с выходом

n — 1 младших разрядов суммы (j — 1)-го сумматора и с входом (j — 1)-го младшего разряда делимого устройства, вторые входы сумматоров соединены с входом делителя устройства, вход переноса j-го сумматора соединен с выходом суммы старшего разряда (j — 1)-го сумматора, с входом первого блока свертки по модулю два и с выходом (j — 1)-го разряда частного устройства, вход переноса первого сумматора соединен с входом логической единицы устройства, выход переноса из старшего разряда и-ro сумматора подключен к входу первого блока свертки по модулю два и к выходу п-го разряда частного устройства, выход суммы и-го сумматора соединен с выходом остатка устройства, первый вход второго блока свертки по модулю два соединен с входом четности делимого устройства, а второй вход — с выходами переносов из n — 1 младших разрядов сумматоров, выход второго блока свертки по модулю два соединен с первым входом первого элемента сравнения, второй вход которого соединен с выходом третьего блока свертки по модулю два и выходом четности остатка устройства, вход третьего блока свертки по модулю два соединен с выходом остатка устройства, вход делителя устройства соединен с входом четвертого блока свертки по модулю два, выход которого соединен с первым входом второго элемента сравнения, второй вход которого соединен с входом четности делителя устройства, выходы элементов сравнения подключены к выходу признака ошибки устройства, выход первого блока свертки по модулю два соединен с выходом четности частного устройства (2).

Недостатком известного устройства является большое количество используемой

Цель изобретения — уменьшение количества аппаратуры устройства.

Поставленная цель достигается тем, что в устройстве для деления, содержащем п и-разрядных сумматоров (n — четное число), четыре блока свертки по модулю два и два элемента сравнения, причем первый вход первого сумматора соединен с входом старших разрядов делимого устройства, первый вход j-го сумматора (j = 2,3,4,...,n) соединен с выходом n — 1 младших разрядов суммы (j — 1)-го сумматора и с входом (j — 1)-го разряда делимого устройства, вторые входы сумматоров соединены с входом делителя устройства, вход переноса j-го сумматора соединен с выходом суммы старшего разряда (j — 1}-ro сумматора, с первым входом первого блока свертки по модулю два и с выходом (j — 1)-го разряда частного устройства, вход переноса первого сумматора соединен с входом логической единицы устройства, выход переноса из старшего разряда и-го сумматора — с выходом п-ro разряда частного устройства, выход суммы и-го сумматора — с выходом остатка устройст ва, вход четности делимого устройства — с первым входом второго блока свертки по модулю два, выход которого соединен с первым входом первого элемента сравнения, второй вход которого соединен с выходом третьего блока свертки по модулю два и выходом четности остатка устройства, вход третьего блока свертки по модулю два соединен с выходом остатка устройства, вход делителя устройства — с входом четвертого блока свертки по модулю два, выход которого соединен с первым входом BTopOI 0 элемента сравнения, второй вход которого соединен с входом четности делителя устройства, выходы элементов сравнения подключены к выходу признака ошибки устройства, выход первого блока свертки по модулю два является выходом четности частного устройства, и-разрядные сумматоры устройства выполнены в виде сумматоров с дублирующим переносом, причем второй вход второго блока свертки по модулю два соединен с выходами дублирующих переносов из n — 1 младших разрядов сумматоров, выход дублирующего переноса из старшего разряда и-го сумматора соединен с вторым входом первого блока свертки по модулю два.

На фиг.1 приведена структурная схема устройства для деления; на фиг.2 — реализа1721603

55 ция в виде итеративной сети устройства без аппаратуры контроля по четности (для n = 4); на фиг.3 и 4 — функциональные схемы ячеек, используемых в итеративной сети; на фиг.5 — функциональная схема одноразрядного двоичного сумматора с дублирующим переносом, используемого в ячейках итеративной сети; на фиг.б — примеры, поясняющие деление чисел в исправном (а) и неисправном (б) устройстве.

Устройство для деления содержит и иразрядных сумматоров (n — четное число)

1> — 1>, блоки 2 — 5 свертки по модулю два с первого по четвертый соответственно, первый 6 и второй 7 элементы сравнения, вход

81 старших, вход 82 младших разрядов делимого устройства, вход 9 делителя устройства, вход 10 логической "1" устройства, вход 11 четности делимого устройства, вход

12 четности делителя устройства, выходы 13 и 14 соответственно частного и остатка устройства, выходы 15 и 16 четностей частного и остатка устройства соответственно, выход

17 признака ошибки устройства, выходы

181 18п и-1 младших разрядов суммы сумматоров 11-1л соответственно, выходы 19119п старших разрядов суммы сумматоров

11-1п, выходы 201 — 20n лублирующих переносов из и-1 младших разрядов сумматоров

1> — 1п соответственно, выход 21 переноса из старшего разряда сумматора 1л, выход 22 дублирующего переноса из старшего разряда сумматора 1л. Первый вход сумматора 1 соединен с входом 8> старших разрядов делимого устройства, первый вход сумматора

1 (j =2,3,4,...,п) соединен с выходом 18 -1 n — 1 младших разрядов сумматора 11-< и с входом (j — 1)-го младшего разряда входа 8г устройства, вторые входы сумматоров 1> — 1л соединены с входом 9 делителя устройства, вход переноса сумматора 1 — с выходом

19 -> суммы старшего разряда сумматора

1 ->, с первым входом первого блока свертки по модулю два и с выходом (j — 1)-го разряда выхода 13 частного устройства, вход переноса сумматора 1 соединен с входом 10 логической "1" устройства, выход суммы сумматора 1л (выходы 18д, 19 ) соединен с выходом 14 остатка устройства, первый вход второго блока 3 свертки по модулю два соединен с входом 11 четности делимого устройства, а второй вход — с выходами

20> — 20л дублирующих переносов из и-1 младших разрядов сумматоров 1 — 1л соответственно, выход второго блока 3 свертки по модулю два соединен с первым входом первого элемента 6 сравнения, второй вход которого соединен с выходом третьего блока 4 свертки по модулю два и выходом 16 четности остатка устройства, вход третьего

45 блока 4 свертки по модулю два соединен с выходом 14 остатка устройства, вход 9 делителя устройства — с входом четвертого блока

5 свертки по модулю два, выход которого соединен с первым входом второго элемента 7 сравнения, второй вход которого соединен с входом 12 четности делителя устройства, выходы элементов 6 и 7 сравнения подключены к выходу 17 признака ошибки устройства, выход 21 переноса из старшего разряда сумматора 1> соединен с выходом п-го разряда выхода 13 частного устройства, выход 22 дублирующего переноса из старшего разряда сумматора 1л соединен с вторым входом первого блока 2 свертки по модулю два, выход которого соединен с выходом 15 четности частного устройства.

Сумматоры 1<-1ц — n-разрядные двоичные сумматоры комбинационного типа с дублирующим переносом, соединены между собой, с входами и выходами устройства так, что образуют однотактный матричный делитель, реализующий способ деления без восстановления остатков. В зависимости от значения управляющего сигнала на входе переноса (входе инвертирования) сумматора информация, подаваемая íà его второй вход с входа 9 -делителя устройства, либо инвертируется (если значение предыдущего остатка положительное), либо проходит без изменения (если значение предыдущего остатка отрицательное). Одновременно с инвертированием информации на вход входного переноса сумматора подается сигнал "1".

Этим обеспечивается подача делителя в дополнительном коде в сумматор, т.е. фактически каждый сумматор 1 — 1л является сумматором с управляемым инвертором на втором входе.

На фиг,2 для и =4 показана реализация однотактного матричного делителя без восстановления остатков (на фиг.1 он образован сумматорами 1> — 1 с соответстующими связями) в виде итеративной сети. В ней осуществляется деление делимого Х = О, Х Х ХзХдХ Хв на делитель

Y = 0,Y>YzYa, в результате выполнения операции деления получается частное

2 = Zo,Z>ZzZB и смещенный на три разряда влево остаток R = Ro,R1R2R3 (истинный остаток равен R/8). Частное поступает на выход 13 устройства, а остаток — на выход

14.

В сети применяются ячейки двух типов: ячейки 23 и ячейки 24. Ячейка 23 (фиг,З) содержит элемент 25 сложения по модулю два и одноразрядный двоичный сумматор

26 с дублирующим переносом. Ячейка 24

1721603 (фиг.4) содержит элемент 27 сложения по модулю два и элемент 28 сложения по модулю два с инверсным выходом.

Одноразрядный двоичный сумматор 26 с дублирующим переносом (фиг.5) содержит 5 элементы И 29 — 32, элементы ИЛИ 33 — 35, элемент НЕ 36 и элемент 37 сложения по модулю два. Функционирование сумматора описывается следующими логическими выражениями: 10

С = Gi+ TiCi+1;

Ci = Ti (Gi + Ci+1); а=с+ Еат, 15 где Ci,Ci и Si — перенос. дублирующий перенос и сумма сумматора соответственно;

Gi = А В, Ti = А + Bi — функции генерации и транзита переноса соответственно.

При использовании в устройстве данно- 20 го одноразрядного сумматора аппаратурой контроля по четности обнаруживаются все ошибки в частном и остатке, вызываемые одиночной неисправностью устройства.

Первый блок 2 свертки по модулю два 25 формирует значение фактической четности частного устройства.

Второй блок 3 свертки по модулю два предназначен для формирования значения предсказываемой четности остатка в соот- 30 ветствии с выражением п6

Р."=Pxess Р4=рхЕРс, К=1

35 где Px — четность делимого;

Рс, — четность дублирующих переносов из n — 1 младших разрядов k-го сумматора (k = 1,2,3,...,п); 40 ,, — знак суммирования по модулю два.

Третий блок 4 свертки по модулю два формирует значение фактической четности остатка, которое на элементе 6 сравнивается со значением предсказываемой четности 45 остатка. В результате сравнения на выходе

17 устройства вырабатывается или не вырабатывается сигнал ошибки. Значение фактической четности остатка подается на выход 16 устройства. 50

Четвертый блок 5 свертки по модулю два вместе с вторым элементом 7 сравнения осуществляет проверку по четности правильности поступления делителя на вход 9 устройства и на вторые входы сумматоров 55

11 1À

Устройство работает следующим образом.

После подачи делимого на входы 81, 82 и делителя на вход 9 устройства в нем начинается вычислительный процесс определения частного и остатка по способу без восстановления остатков. После завершения в устройстве переходного процесса на его выходах 13 и 14 формируются соответственно частное и остаток. Одновременно с выполнением в устройстве деления чисел возникающие на выходах 20>-20п сумматоров

11-1п соответственно дублирующие переносы поступают на входы второго блока 3 свертки по модулю два, на который подается также значение четности делимого с входа 11 устройства. На выходе блока 3 формируется предсказываемая четность остатка, которая в дальнейшем сравнивается на элементе 6 с фактической четностью остатка, образованной на выходе третьего блока

4 свертки по модулю два. В случае несовпадения значений фактической и предсказываемой четностей остатка на выходе 17 устройства вырабатывается сигнал ошибки.

С помощью четвертого блока 5 свертки по модул о два и второго элемента 7 сравнения осуществляется контроль по четности правильности поступления делителя на вход 9 устройства и на вторые входы сумматоров

1>-1>. Если сумматоры 1> — 1> построены на основе одноразрядных двоичных сумматоров с дублирующим переносом (фиг.5), то при сравнении значений фактической и предсказываемой четностей остатка обнаруживаются все ошибки на выходах 13 и 14 частного и остатка устройства, вызываемые

его одиночной неисправностью. Обеспечивается также обнаружение всех ошибок, вызываемых одиночной ошибкой в делимом на входах 8 и Sz устройства. Одиночная ошибка в делителе может привести к необнаруживаемому классу ошибок в работе устройства. Поэтому в устройстве введен контроль по четности правильности поступления делителя на вход 9 устройства и на вторые входы сумматоров 1 — 1, На выходе первого блока 2 свертки по модулю два образуется значение фактической четности частного, которое поступает на выход 15 устройства.

На фиг.6 приведены два числовых примера, подтверждающие правильность функционирования предлагаемого устройства для деления. Примеры рассмотрены применительно к итеративной сети (фиг.2) и в предположении, что делимое Х = 0,100101, делитель Y = 0,101.

В случае правильного деления частное

Z = 0,111, остаток R = 0,010. Предполагается, что неисправность устройства обусловлена наличием константного нуля на выходе переноса сумматора 26 ячейки 23, заштрихованной на фиг.2 (точками на фиг,6

1721603

10 обозначены дублирующие переносы, значения которых равны "1" и которые учитываются и ри предсказании четности остатка).

Произведем оценку количества контролируемой (сумматоры 1 — 1л без схем 5 дублирующих переносов) и контролирующей аппаратуры (схемы дублирующих переносов сумматоров 1> — 1>, блоки 2-5 сложения по модулю два и элементы 6 и

7 сравнения) в предлагаемом устройстве 10 деления. Предполагается, что сумматоры

1>-1> реализованы на ячейках 23 и 24 (фиг.2-4) и используются двухвходовые элементы И,ИЛИ и элемент НЕ.

Результаты расчета для различных зна- 15 чений и приведены в таблице в сравнении с количеством аппаратуры в известном устройстве.

Из данных таблицы следует, что в предлагаемом устройстве количество аппарату- 20 ры уменьшается на 5 — 9% по сравнению с известным устройством при той же достоверности получаемых результатов.

Формула изобретения

Устройство для деления, содержащее п 25 и-разрядных сумматоров (n — четное число), четыре блока свертки по модулю два и два элемента сравнения, причем первый вход первого сумматора соединен с входом старших разрядов делимого устройства, первый 30 вход J ãî сумматора (j = 2,3,4,...,n) — с выходом и-1 младших разрядов суммы (j-1)-ro сумматора и с входом (j — 1)-го младшего разряда делимого устройства, вторые входы сумматоров соединены с входом делителя 35 устройства, вход переноса j-ro сумматора— с выходом суммы старшего разряда (j-1)-го сумматора, с первым входом первого блока свертки по модулю два и с выходом (J-1)-го разряда частного устройства, вход переноса первого сумматора соединен с входом логической единицы устройства, выход переноса из старшего разряда и-го сумматора — с выходом и-го разряда частного устройства, выход суммы и-го сумматора — с выходом остатка устройства, вход четности делимого устройства — с первым входом второго блока свертки по модулю два, выход которого соединен с первым входом первого элемента сравнения, второй вход которого соединен с выходом третьего блока свертки по модулю два и выходом четности остатка устройства, вход третьего блока свертки по модулю два — с выходом остатка устройства. вход делителя устройства — с входом четвертого блока свертки по модулю два, выход которого соединен с первым входом второго элемента сравнения, второй вход которого соединен с входом четности делителя устройства, выходы элементов сравнения подключены к выходу признака ошибки устройства, выход первого блока свертки по модулю два является выходом четности частного устройства, о т л и ч а ю щ е е с я тем, что, с целью уменьшения количества аппаратуры устройства, его сумматоры выполнены в виде сумматоров с дублирующим переносом, причем второй вход второго блока свертки по модулю два соединен с выходами дублирующих переносов из и — 1 младших разрядов сумматоров, выход дублирующего переноса из старшего разряда п-го сумматора соединен с вторым входом первого блока свертки по модулю два.

1721603

1721603

А(8) а) 0700 707

+ !

1011! !

01711 II

+ O7O7l!

I !.+1 1000!

10 11II

10 111 7 077! х @ Рс Ъ тк.

Рх = 1 «0

Рв

0 0 7 0

01001 07

1071!! !

01711!

+ 0 101 ! !

1 010 а

+1011

01111

+ 0701

0 1 0 0

Рх ® с "л, лн Рх =1

Р,е-1

Р„=1

Фиг. б

Составитель А, Шостак

Техред М.Моргентал

Редактор И.Шмакова

Корректор М. Кучерявая

Производственно-издательский комбинат "Патент", г, Ужгород, ул.Гагарина, 101

Заказ 954 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб„4/5