Устройство для умножения

 

Изобретение относится к вычислительной технике и может быть использовано при разработке быстродействующих устройств умножения чирел, удобных для изготовления с применением БИС и СБИС, Цельюизобретения является повышение достоверности получаемого результата и расширение функциональных возможностей устройства за счет умножения 2п-разрядных сомножителей. В устройство, содержащее блоки 1 вычисления разрядных значений произведения, буферные регистры первой 2 и второй 3 групп и первую группу коммутаторов 6, введены буферные регистры третьей 4 и четвертой 5 групп и вторая группа коммутаторов 7, что дает возможность осуществлять контрол»? функционирования узлов и блоков устройства и восстановление на уровне микрокоманды вычислительного процесса после возникновения сбоя в работе устройства. Сомножители могут быть .представлены в любой позиционной системе счисления. 1 ил.ч^fe4:^. ел ю ^

COICi3 СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (з1)5 G 06 F 7/52

ГОСУДАРСТВЕННЫЙ КОМИТЕТ (21) 4767033/24 (22) 06.12.89 (46) 23.02.92. Бюл. ¹ 7 (71) Научно-исследовательский институт электронных вычислительных машин (72) А.А.Шостак и В.В.Яскевич . (53) 681 ..325(088;8) (56) Авторское свидетельство СССР

¹ 888.109, кл. G 06 F7/52,,1978.

Авторское свидетельство СССР

¹ 1529215, кл. 6 06 F 7/52, 1988. (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ (57) Изобретение относится к вычислительной технике и можетбыть использовано при разработке быстродействующих устройств умножения чисел, удобных для изготовле.ния с применением БИС и СБИС, Целью.„.. Ж, „1714593 А1 изобретения является повышение достоверности получаемого результата и расширение функциональных возможностей устройства за счет умножения 2п-разрядных сомножителей. В устройство, содержащее блоки 1 вычисления разрядных значений произведения, буферные регистры первой 2 и второй 3 групп и первую группу коммутаторов 6, введены буферные регистры третьей 4 и четвертой 5 групп и вторая группа коммутаторов 7, что дает возможность осуществлять контроль функционирования узлов и блоков устройства и восстановление на уровне микрокоманды вычислительного процесса после возникновения сбоя в работе устройства. Сомножители могут быть представлены в любой позиционной системе счисления. 1 ил.

1714593

Изобретение относится к вычислительной технике и может быть использовано при разработке быстродействующих устройств умножения чисел, удобных для изготовления с применением БИС и СБИС (сомножи- 5 тели могут быть представлены в любой позиционной системе счисления).

Известно устройство умножения, содержащее регистры множимого и множителя, накапливающий сумматор, и .10 одноразрядных узлов умножения (n — разрядность сомножителей), и двухразрядных сумматоров и и буферных регистров.

Основными недостатками данного устройства являются низкое быстродействие 15 (ввиду большой длительности такта работы устройства) и низкая достоверность вычислений, Известно также устройство умножения, содержащее регистр множимого, и блоков 20 вычисления разрядных значений произведения (n — разрядность сомножителей) и две группы по п буферных регистров.

Это устройство имеет более высокое быстродействие, так как длительность такта 25 его работы сведена к минимуму. Недостатком его является низкая достоверность вычислений.

Наиболее близким к предлагаемому является устройство, содержащее и блоков 30 вычисления разрядных значений произведения (n — разрядность. множимого) две группы по и буферных регистров и и коммутаторов, причем входы множителя блоков вычисления разрядных значений произве- 35 дения соединены с входом множителя устройства, входы множи1чого — с выходами . соответствующих коммутаторов, входы первого слагаемого с выходами соответствующих буферных регистров nepsoA группы, 40 входы второго слагаемого с выходами соот. ветствующих буферных регистров второй группы, входы буферных регистров первой . и второй групп соединены соответственно с выходами старшего и младшего разрядов 45 соответствующих блоков вычисления. разрядных значений произведения, выход первого буферного регистра второй группы подключен к первому выходу устройства, первый вход коррекции которого соединен 50 с .входом второго слагаемаго последнего блока вычисления разрядных значений произведения, первые информационные входы коммутаторов соединены с выходами соответствующих разрядов регистра множимо- 55 го, второй информационный вход первого коммутатора соединен с вторым входом коррекции устройства, управляющий вход которого соединен с управляющими входами и коммутаторов, вторые информационные входы коммутаторов с второго по и-й соединены с входами старших разрядов блоков вычисления разрядных значений произведения с первого по (n-1)-й соответственно, выходы буферных регистров второй группы образуют второй выход устройства..

Известное устройство удобно для изготовления с применением БИС, отличается достаточно высоким быстродействием. Недостатком этого, так.же как и всех перечис.ленных устройств, являются низкая достоверность получаемых результатов ввиду отсутствия средств контроля функционирования узлов и блоков устройства. и невозможность .восстановления на уровне микрокоманды вычислительного процесса после возникновения сбоя в работе устрой ства, а также невозможность умножения на нем чисел разрядностью 2.п беэ введения значительных дополнительных аппаратурных затрат (необходимо вдвое увеличить количество всех узлов и блоков или использовать накапливающйй сумматор и достаточно сложное устройство. управления).

Целью изобретения .является повышение достоверносТи получаемого результата за счет обеспечения контроля каждой микрокоманды путем ее повтора или за счет восстановления вычислительного процесса после сбоя путем повторного выполнения ошибочной микрокоманды, а также расширение функциональных возможностей устройства(за счет обеспечения вычисления на нем 2 и-разрядных. сомножйтелей).

Поставленная цель достигается тем, что в устройство умножения, содержащее и блоков вычисления разрядных значений произведения (n — разрядность множимого), первую и вторую группы по и буферных ре:гистров и первую группу из и коммутаторов, причем входы множителя п блоков вычисления разрядных значений произведения соединены с входом множителя устройства, выходы старшего и младшего разрядов i-го блока вычисления разрядных значений произведения (! = 1....,n) соединены соответственно с информационными входами i-x буферных регистров первой и второй групп, выход первого буферного регистра второй группы подключен к выходу устройства, первый управляющий вход которого соединен с входами записи буферных регистров первой и второй групп, второй управляющий вход устройства соединен с управляющим входом n-ro коммутатора первой группы, дополнительно введены третья и четвертая группы по и буферных регистров и вторая группа иэ и коммутаторов, причем

1714593 входами разрешения записи регистров 2 и

3, третий управляющий вход 12 устройства соединен с вхОдами разрешения записи регистров 4 и 5, четвертый управляющий вход

15 13 устройства — с управляющими входами

30

40 быть реализованы на синхронных двухтакт50 зации и общая цепь установки в нулевое входы первого и второго слагаемых 1-го блока вычисления разрядных значений произведения соединены соответственно с выходами !-х коммутаторов первой и второй групп, выход i-го буферного регистра первой группы соединен с информационным входом i-го буферного регистра третьей группы и первым информационным входом

1-го коммутатора второй группы, второй информационный вход которого соединен с выходом i-го буферного регистра третьей группы, выход i-го буферного регистра второй группы соединен с информационным входом 1-го буферного регистра четвертой группы, выход J-го буферного регистра второй группы (j = 2;...,и) соединен с первым информационным входом (j-1)-го коммутатора первой группы, второй информационный вход которого соединен с выходом j-ro буферного регистра четвертой группы, выход первого буферного регистра второй группы соединен с первым информацион-ным входом п-го коммутатора первой группы, второй информационный вход которого подключен к входу коррекции устройства, 2 третий управляющий вход которого соединен с входами .разрешения записи буферных регистров третьей и четвертой групп, четвертый управляющий вход устройства— с управляющими входами коммутаторов первой и второй групп (кроме и-го коммутатора первой группы); вход множимого i-го блока вычисления разрядных значений произведения:соединен с i-м разрядом входа множимого устройства..

На чертеже приведена структурная схема предлагаемого устройства умножения.

Устройство содержит и блоков 1 вычисления разрядных значений произведения (n — разрядность множимого), по.и буфер-. ных регистров первой 2, второй 3, третьей 4 и четвертой 5 групп, первую 6 и вторую 7 группы по.п коммутаторов каждая, входы

8-10 множителя, множимого и коррекции устройства соответственно, первый 11; вто- 4 рой 14 и третий 12 и четвертый 13 управляющие входы устройства, выход 15 устройства. Вход множителя i-го блока 1 (i =

1,.;.,п) соединен с входом 8 множителя устройства, вход множимото — с входом !-го разряда входа 9 множимого устройства, вход первого слагаемого — с выходом 22 (-ro коммутатора 6, вход второго слагаемого — с выходом 23 i.-ro коммутатора 7, выходы 16 и

17 старшего и младшего разрядов!-ro блока 55

1 соединены с информационными входами соответственно i х регистров 2 и 3, выходы

18 и 19 которых соединены с информационными входами соответственно l-x регистров

4 и 5 и первыми информационными входами" соответственно i-го коммутатора 7 и (i-1)-го коммутатора 6, вторые информационные входы которых соединены соответственно с выходами 20 и 21 i-x регистров 4 и 5, выход

19 первого регистра 3 соединен с выходом

15 устройства и первым информационным входом и-ro коммутатора 6, второй информационный вход которого подключен к sxoду 10 коррекции устройства, первый управляющий вход 11 которого соединен с коммутаторов 6 и 7 (кроме и-г0 коммутатора

6), второй управляющий вход 14 устройства— с управляющим входом и-го коммутатора 6.

Рассмотрим функциональное назначение и реализацию узлов и блоков.устройства.

Блоки 1 предназначены для вычисления разрядных значений произведения сомножителей с учетом поступающих на его входы первого и второго слагаемых по формуле

F=-АВ+С+D, где А, В, С, D — одноразрядные числа, Блоки 1 могут быть реализованы самыми различными методами и средствами в зависимости от требований к быстродействию, регулярности структуры и т,п., в частности, возможно выполнение в виде ПЗУ (постоянного запоминающего устройства) или в виде комбинационных схем, например в виде ячеистой сгруктуры (фиг.2), Буферные регистры 2 — 5 предназначены для хранения формируемых на выходах 16 и

17 блока 1 старших и младших разрядов разрядных произведений. Все они могут ных DV-триггерах с входами установки в нулевое состояние, запись в которые осуществляется llo синхроимиульсу при наличии разрешающего потенциала на их Чвходах (входах разрешения записи регистров 2 — 5). Ка чертеже условно не показаны цепи синхронизации и установки в нулевое состояние регистров 2-5 устройства, однако используется общая цепь синхронисостояние всех регистров

Коммутаторы 6 и 7 предназначены для передачи на входы первого и второго слагаемых соответствующих блоков 1 информации с их первых или вторых информационных входов (выходов 18 и 19 регистров

2 и 3 или выходов 20 и 21 регистров 4 и 5) в зависимости от сигнала на их управляющих входах, Коммутаторы 6 и 7 могут быть реализованы на злементах 2И-2ИЛИ.

1714593

Рассмотрим работу устройства для следующих случаев.

I. Умножение и-разрядных сомножителей на устройстве, не имеющем встроенных средств контроля, с организацией контроля путем повтора каждой микрокоманды и сравнения результатов вычислений.

iI. Умножение и-разрядных сомножителей.на устройстве, содержащем встроенные средства контроля, с организацией восстановления после сбоя путем повторения сбойной микрокоманды, III. Умножение 2п-разрядных сомножителей.

Устройство работает следующим образом.

В исходном состоянии регистры 2-5 обнулены.

I, Если устройство не имеет встроенных средств контроля правильности выполнения операции умножения, то можно организовать контроль функционирования устройства с использованием имеющейся в нем аппаратуры следующим способом: каждая микрокоманда в устройстве повторяется дважды, полученные результаты выполнения микрокоманды сравниваются на схеме сравнения, которая при несовпадении информации выдает сигнал об ошибке в вычислениях.

Умножение и-разрядных сомножителей в устройстве производится эа 4п тактов, которые условно можно разделить на 2п цик- лов по два такта в каждом, В каждом цикле каждый блок 1 вычисляет два разрядных произведения с использованием одноименных разрядов множимого и множителя и одинаковых разрядных слагаемых. При сравнении полученных разрядных произведений схема сравнения (не показана) выдает сигналы о правильности работы устройства.

Перед началом работы устройства на его вход 13 подается сигнал, настраивающий коммутаторы 6 и 7 на передачу информации с выходов 20 и 21 регистров 4 и, 5 на соответствующие входы -слагаемых блоков

1. На вход 14 устройства подается сигнал, настраивающий и-й коммутатор 6 на передачу информации с входа 10 коррекции устройства.

В.каждом иэ и первых циклов работы устройства на его вход 8 поступает по одному разряду значения множителя, начиная с младшего разряда. При этом в каждом такте каждого цикла в i-м (I = 1,...,п) блоке 1 производится умножение разряда множителя, поступающего на его вход множителя с входа

8 устройства, на i-й разряд множимого, поступающий на его вход множимого с входа

9 множимого устройства и прибавление к младшему разряду получившегося при этом произведения через входы первого и второго слагаемого блока 1 младшего разряда

5 произведения (i+1)-ãî блока 1, сформированного в предыдущем цикле и хранимого в (1+1)-м регистре 5, и старшего разряда произведения I-ro блока 1, сформированного в предыдущем цикле и хранимого в i-м реги10 стре 4.

B конце каждого такта каждого цикла по . сигналу на входе 11 устройства сформированные i-м блоком 1 старший и младший разряды произведения с его выходов 16 и 17

15 записываются в l-e регистры, соответствен-. но 2 и 3. Одновременно с этим по сигналу на. входе 12 устройства с выходов 18 и 19 регистров 2 и 3 в регистры 4 и 5 переписывается информация, сформированная блоками 1 в

20 предыдущем такте (для первого такта цикла — это разряды произведения предыдущего цикла, а во втором такте цикла — разряды произведения этого же цикла).

Таким образом; после выполнения вто25 рого такта каждого цикла в регистрах 2 и.4, а также в регистрах 3 и 5 при правильном функционировании устройства должна храниться одинаковая информация, поэтому выходы 18 и 20, 19 и 21 регистров 2 и 4, 3 и

30 5 попарно подключаются к входам схем сравнения (не показаны), которые вырабатывают сигналы об ошибке при несовпадении сравниваемой информации.

После выполнения п первых циклов на, 35 вход 8 множителя устройства поступает нулевая информация и далее осуществляется еще дополнительно п циклов, в течение которых иэ устройства выводится с соответствующим преобразованием информация, 40 хранимая в регистрах 4 и 5 (вывод этой инI формации также подвергается контролю с помощью схем сравнения), Вывод 2,п-разрядного произведения сомножителей в-устройстве осуществляется

45 через его выход 15 по одному разряду в каждом цикле. В рассмотренном случае на вход10 коррекции устройства во всех тактах подается нулевая информация, В тех же случаях, когда требуется получить округленное

50 произведение, необходимо в первом цикле работы устройства на его вход 10 подать корректирующую информацию (для округления 2 и-разрядного произведения и-разрядных сомножителей, представленных в

55 двоично-кодированной шестнадцатиричной системе счисления необходимо подать в первом цикле работы на вход 10 двоичный код 1000). Зто позволяет осуществить округление результата беэ дополнительных временных затрат. Кроме того, вход 10 может

1714593

10 быть использован также для введения результирующей коррекции по знакам множймого и множителя в случае умножения чисел в дополнительном коде.

И. Если устройство содержит встроен- 5 ные средства непрерывного контроля его

15 устройства подаются сигналы, настраиваю- 20 щие коммутаторы 6 и 7 на передачу инфор-.

18 и 19 регистров 2 и 3), В каждом из и первых тактов работы 25 теля; поступающего.на его вход множителя 30 с входа 8 множителя устройства, на l-й раз35 старшего разряда произведения i-го блока 40 и 19 1-х регистров 2 переписываются соот- 50 ветственно старший и младший разряды произведения i-го блока 1 сформированные в предыдущем такте. Таким образом, после окончания каждого такта в регистрах 2 и 3

55 узлов и блоков, которые могут быть выполнены любыми известными способами, например, дублированием или контролем по модулю (не показаны), то можно организовать восстановление вычислительного процесса после воздействия сбоя путем повторного выполнения микрокоманды, приведшей к ошибке. результата.

Рассмотрим сначала работу устройства без сбоев. Умножение и-разрядных сомножителей в этом случае производится за 2,п тактов.

Перед началом работы на входы 1.3 и 14 мации с их первых информационных входов (входа 10 коррекции устройства и выходов устройства на его вход 8 поступает по одному разряду значение множителя, начиная с младшего разряда; При этом в i-м блоке 1 производится умножение разряда множи- ° ряд множимого, поступающего на его вход множимого с входа 9 множимого устройства, и прибавление к младшему разряду получившегося при этом произведения через входы первого и второго слагаемых блока 1 младшего . разряда произведения (!+1)-ro блока 1, сформированного в предыдущем" такте и хранимого в (!+1)-м регистре 3, и

1, сформированного в предыдущем такте и хранимого в i-м регистре 2.

В конце каждого такта по сигналу на входе 11 устройства сформированные i-м блоком старший и младший разряды произведения с его выходов 16 и 17 записываются в 1-е регистры 2 и 3 соответственно. Одновременно с этим по сигналу на входе 12 устройства в i-е регистры 4 и 5 с выходов 1.8 хранится информация, полученная в настоящем такте, а в регистрах 4 и 5 — информация, полученная в предыдущем такте работы устройства.

После выполнения и первых тактов на вход 8 множителя устройства поступает нулевая информация и далее осуществляется еще дополнительно птактов,,.в течение которых из устройства выводится с соответствующим преобразованием информация, хранимая в регистрах 2 и 3, причем процесс сохранения в каждом такте в регистрах 4 и

5 информации о результатах вычислений предыдущего такта продолжает осуществляться до завершения работы устройства.

В ы вод 2п-разрядного результата произведения сомножителей в устройстве осуществляется через его выход 15 по одному разряду в каждом такте его работы. Как и в описанном первом случае работы устройст. ва, вход 10 коррекции устройства может бйть использован для округления результата и для введения коррекции по знакам множимого. и множителя в случае умножения чисел в дополнительном коде.

Теперь рассмотрим работу устройства при обнаружении ошибки схемами встроенного контроля. При получении сигнала ошибки в устройстве организуется повторное выполнение такта, в котором произошла ошибка (предполагается, что схемы встроенного контроля обнаруживают ошибки, возникшие в такте, предшествующем выполняемому такту). Для этого на вход 13 устройства подается сигнал, настраивающий коммутаторы 6 и 7 на передачу информации с выходов 20 и 21 регистров 4 и 5 на входы слагаемых соответствующих блоков

1, а на вход 8 множителя устройства подается разряд множителя, который участвовал в предыдущем такте. Таким образом, на всех входах блоков 1 восстанавливается информация, аналогичная той, что присутствует на этих входах перед началом предыдущего такта, в котором возникла ошибка.

Далее выполняется такт повторного вычисления блоками 1 разрядных произведений с записью результатов по сигналу на входе 11 устройства в регистры 2 и 3, однако в конце этого такта на вход 12 устройства

5 сигнал разрешения записи в регистры 4 и 5 . не подается и в этих регистрах сохраняется старая информация (о такте, предшествующем ошибочному). Если после этого дополнительного повторного такта вновь схемами встроенного контроля была обнаружена ошибка, то выполняется еще одна попытка повторения с использованием информации, сохраняемой в регистрах 4 и 5. Путем установления предела количества попыток повторения можно определить переход устройства из состояния сбоя в состояние отказа, при котором производится остановка вычислений, Если после повторного выполнения микрокоманды ошибка не обнаружена, то

1714593

12 производится возврат к нормальной конфигурации устройства. Для этого на его вход

13 подается сигнал, настраивающий коммутаторы 6 и 7 на передачу информации с их первых информационных входов (выходов

18 и 19 регистров 2 и 3), на вход.8 устройства подается очередной разряд множителя и в последующих тактах под управлением сигналов на входе 12 устройства разрешается перезапись информации из регистров 2 и 3 в регистры 4 и 5, сохраняя таким образом информацию о предыдущих тактах. !

И. Вычисление на устройстве произведения 2п-разрядных сомножителей произ- водится по следующему алгоритму: поочередно выполняется умножение соот- ветствующего разряда множителя на младшие и разрядов множимого и на старшие и разрядов множимого с записью этих произведений в двухразрядном коде в две пары групп буферных регистров 2, 3 и 4, 5, т.е, одновременно сохраняются две суммы частичных произведений, поочередно участвующие в процессе вычислений.

Умножение. 2п-разрядных сомножителей в устройстве выполняется за 7п тактов, в первых 4п из которых производится собственно перемножение разрядов мйожимого и множителя и вывод 2п младших разрядов результата, а в оставшихся Зп тактов осуществляется вывод из устройства 2п старших разрядов произведений сомножителей, Таким образом, весь процесс умножения 2п-разрядных сомножителей можно разделить на два этапа: первый этап включает 4п тактов и второй этап включает Зп тактов работы устройства.

Перед началом работы на вход 13 устройства подается сигнал, настраивающий коммутаторы 6 и 7 (кроме и-го коммутатора

6) на передачу информации с их вторых информационных входов (выходов 20 и 21 регистров 4 и 5).

Первый этап работы устройства (первые . 4n тактов) можно условно разбить на 2п циклов по два такта в каждом, причем в каждом цикле на вход 8 устройства поступает по одному разряду значение множителя, начиная с младшего разряда. В первых тактах циклов вычисляется сумма частичных произведений разрядов множителя на младшие и разрядов множимого с подсуммированием через вход первого слагаемого и-го блока 1 соответствующих разрядов суммы.частичных произведений разрядов множителя на старшие и разрядов множимого, которая вычисляется во вторых тактах циклов, т.е. в. первом такте каждого цикла на вход14устройства подается сигнал, настраивающий и-й коммутатор 6 на передачу информации с выхода 19 первого регистра 3 на вход первого слагаемого.п-го блока 1; на вход 9 множимого устройства поступают младшие и разрядов множимого. При этом в I-м блоке 1 производится умножение соответствующего разряда множителя, поступающего на его вход множителя с входа 8 множителя устройства, на 1-й разряд мнажимого, поступающего на его вход.множимого

10 с входа 9 множимого устройства и прибавление.к младшему разряду получившегося при этом произведения через входы первого и второго слагаемого блока 1 младшего разряда произведения (I+1)-го блока 1, 15 сформированного в первом такте. предыдущего цикла и хранимого в (i+1)-м регистре 5 и старшего разряда произведения l-го блока

1, сформированного в первом такте пред20 ыдущего цикла и хранимого в i-м регистре 4 (для n-ro блока 1 через вход первого слагаемого прибавляется соответствующий разряд суммы частичных произведений разрядов множителя на старшие и разрядов множимого„сформированный во втором такте предыдущего цикла и хранимый в пер-. вом регистре 3);

В конце первого такта каждого цикла по сигналу на входе 12 устройства содержимое

1-х регистров 2 и 3 переписывается в 1-е регистры 4 и 5; à по сигналу на входе 11 устройства сформированные I-м блоком 1 старший и младший разряды произведения с его выходов 16 и 17 записываются в I-e регистры 2 и 3

Во втором такте каждого цикла на вход

14 устройства подается сигнал, настраивающий и-й коммутатор 6 на передачу информации с входа 10 коррекции устройства (на котором присутствует нулевая информация) на вход первого. слагаемого п-го блока 1, на вход 9 множимого устройства поступают

40 старшие и разрядов множимого, при этом в

45 (-м блоке 1 производится умножение соответствующего разряда множителя (того же, что и в первом такте этого цикла), поступа. ющего с входа 8 устройства, на (1+и)-й разряд множимого, поступающего с входа 9.

50 множимого устройства и прибавление к младшему разряду получившегося при этом произведения соответствующих разрядных слагаемых, сформированных во втором такте предыдущего цикла и хранимых в буфер55 ных регистрах 4 и 5; В конце второго такта каждого цикла по сигналу на входе 11 устройства сформированные 1-м блоком 1 старший и младший разряды произведения с его выходов 16 и 17 записываются в 1.-е регистры 2 и 3.

1714593

Кроме того, в конце второго такта по сигналу на входе 12 устройства производится перезапись разрядов произведения, сформированного в предыдущем такте, из регистров 2 и 3 в регистры 4 и 5. Этим обеспечивается задержка в поступлении информации на входы слагаемых блоков 1 на два такта (один цикл)..

После выполнения 4п первых тактов на вход 8 устройства поступает нулевая информация и далее осуществляется еще 3п тактов, в течение которых производится . преобразование информации,. хранящейся

10 в регистрах:2 и 3, 4 и 5, причем первые 2п из

3п тактов выполняются аналогично первому этапу работы устройства (можно также разделить условно на и циклов по два такта в каждом цикле). После завершения .6п;тактов работы устройства выполняется еще один такт, в течение которого информация 20 из регистров 4 и 5 с соответствующим преобразованием переписывается в регистры 2 и 3 и, гаким образом, только в этих регистрах хранится информация, необходимая для формирования старших и разрядов результата перемножения сомножителей (в то вре мя. как в регистрах 4 и 5 полезной информации нет),:поэтому после (бп+1)-го такта работы устройства на его вход 13 по-. дается сигнал, настраивающий коммутато- .30 ры 6 и 7 на передачу информации с выходов

18 и 19 регистров 2 и 3 на входы слагаемых блоков 1, и далее осуществляются еще (п-.1) нием информация, хранимая в регистрах 2 и3, Вывод4п-разрядного произведения ñîмножителей в устройстве производится через его выход 15 по одному разряду в

40 каждом первом такте циклов первого и второго этапов работы устройства (младшие 3п разрядов произведения), а также по одному разряду в каждом из и последних тактов (старшие и разрядов произведения).: .. Таким образом, предлагаемое устройство умножения позволяет повысить достоверность получаемого результата за счет обеспечения контроля функционирования узлов и блоков устройства (при отсутствйи

50 встроенных средств контроля) путем двукратного выполнения каждой микрокоманды со сравнением результатов вычислений, или за счет организации восстановления

55 вычислительного процесса после возникновения сбоев (при наличии встроенных средств контроля). путем повторного выполнения микрокоманды, при реализации которой обнаружена ошибка, а также позволяет равнирить. функциональные возможности тактов, в течение которых из устройства выводится с соответствующим преобразова- 35 устройства за счет вычисления на нем произведения 2п-разрядных сомножителей.

Дополнительные аппаратурные затраты при этом незначительны, так как практически эквивалентны буферным регистрам 2 и

3.

Устройство имеет регулярную структуру и при объединении блоков вычисления раз-. рядных значений произведения, соответствующих им буферных регистров и коммутаторов в операционные модули удобно для изготовления с применением БИС и

СБИС.

Формула изобретения

Устройство для умножения, содержащее A блоков вычисления разрядных значений произведения (п — разрядность множимого), первую и вторую группы по и буферных регистров и первую группу иэ и коммутаторов, .причем входы множителя и блоков .вычисления разрядных значений произведения соединены с входом множителя устройства, выходы старшего и младшего разрядов i-го блока вычисления разрядных значений произведения соединены соответственно с информационными входами i-x буферных регистров первой и второй групп (i - 1,...,n), вход первого буферного регистра второй группы соединен с выходом устройства, первый управляющий вход которого соединен с входами записи буферных регистров первой и второй групп, второй управляющий вход устройства соединен с управляющим входом и-го коммутатора первой группы, о т л.и ч а ю щ е е с.я тем, что, с целью повышения достоверности получаемого результата и расширения функциональных возможностей за счет умножения 2п-разрядных сомножителей, в него введены третья и четвертая группыпо п буферных регистров и вторая группа из и коммутаторов, причем входы первого и второго слагаемых i-го блока вычисления разрядных значений произведения соединены соответственно с выходами i-x коммутаторов первой и второй групп, выход I-го буферного. регистра первой группы соединен с информационным входом i-го буферного регистра третьей группы и первым информационным входом i-го коммутатора второй группы, еТорой информационный вход которого соединен с выходом i-го буферного регистра третьей группы, выход i-ro буферного регистра второй группы соединен с информационным входом i-ro буферного регистра четвертой группы, выход j-ro буферного регистра второй группы соединен с первым информационным входом (j-1)-го коммутатора первой группы (j = 2,...,п), второй информационный вход которого соединен с

1714593

15

Составитель В.Яскевич

Редактор M.Áëàíàð Техред М.Моргентал Корректор Л,Бескид

Заказ 694 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина, 101 выходом j-го буферного регистра четвертой группы, выход первого буферного регистра второй группы соединен с первым информационным входом п-го коммутатора первой группы, второй информационный вход которого подключен к входу коррекции устройства, третий управляющий вход которого соединен с входами записи буферных регистров третьей и четвертой rpynn, четвертый управляющий вход устройства соединен с управляющими входами коммутаторов первой и второй групп кроме п-го коммутатора

5 первой группы, вход множимого l-ro блока вычисления разрядных значений произведения соединен с входом i-го разряда множимого устройства.