Устройство для формирования остатка по модулю

 

Изобретение относится к вычислительной технике и предназначено для формирования остатка от многоразрядного числа по модулю девятнадцать в модулярной арифметике. Цель изобрете ния - расширение области применения за счет формирования остатка по модулю девятнадцать. Устройство содержит три группы одноразрядных сумматоров, с , первого по двадцать первый одноразрядные сумматоры, с первого по третий элементы запрета, с первого по четвертый элементы И, с первого по третий элементы ИЛИ, элемент НЕ, блок свертки , с первого по девятый элементы И-ЙЛИ. 1 з3п, ф-лы, 2 ил,, 1 табл.

СОЮЗ СОВЕТСКИХ

МФ

РЕСПУБЛИК (19) (1!) (1) Н 03 М 7/18

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И (ЛНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4765151/24 (22) 04.12.89 (46) 23.05.92. Бюл, )" 19 (71) Львовский политехнический институт им. Ленинского комсомола (72) Н,В. Черкасский (53) 681.325(088.8) (56) Авторское свидетельство СССР

И 1444774, кл, С О6 Г 11/ОО, 1986., Авторское свидетельство СССР

И 1387201, кл. Н 03 M 7/18. 1986, (54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ ОСТАТКА ПО МОДУЛЮ.(57) Изобретение относится к вычислиИзобретение относится к вычислительной технике и предназначено для формирования остатка от многоразрядного числа по модулю 19 в модулярной арифметике и в системах контроля без выполнения операции деления, Цель изобретения - расширение области применения за счет формирования остатка по модулю девятнадцать, На фиг. 1 представлена функциональная схема устройства для вычисления остатка по модулю 19 от 32-разрядного числа, на фиг. 2 - схема блока свертки.

Устройство (фиг, 1) содержит одноразрядные суммыторы 1,1-1,9, обьединенные в группы 2,1-2.3, одноразрядные сумматоры 3.1-3.21, лементы. И 4,14,7, элемен НЕ 5, элементы И-ИЛИ

6.1-6,9, элементы ИЛИ 7,1-7.3, блок 8 свертки с информационными. входами 9, управляющим входом 10 и выходами 11, 2 тельной технике и предназначено для формирования остатка от многоразрядного числа по модулю девятнадцать в модулярной арифметике, Цель изобрете ния - расширение области применения за счет формирования остатка по модулю девятнадцать. Устройство содержит три группы одноразрядных сумматоров, с, первого по двадцать первый одноразрядные сумматоры, с первого по третий элементы запрета, с первого по четвертый элементы И, с первого по третий элементы ИЛИ, элемент НЕ, блок свертки, с первого по девятый элементы

И-ИЛИ. 1 з,п.;ф-лы, 2 ил,, 1 табл, Блок 8 свертки (фиг, 2) содержит одноразрядные сумматоры 12.1-12,5, элементы И-ИЛИ 13, элементы 14 запрета и элементы И 15.1-15,5.

Входы первого и второго слагаемого сумматоров 1.1-1,9 первой группы 2.1 соединены с входами а - а первой группы Л 0 исходного числа и с входами a,8- .> третьей группы А исходного числа, Входы первого и второго слагаемого сумматоров 1.1-1.9 второй группы 2.2 соединены с входами а,)-а, второй группы А и с входами а 7- а3( четвертой группы А з исходного числа, Выход переноса k-го одноразрядного сумматора р-й группы (р= 1...3, k -=

=1...8) соединен с входом переноса (k+1)"го одноразрядного сумматора р-й группы. Выходы суммы одноразрядных сумматоров второй группы 2,2 соедине-. ны с инверсными входами первого слагаемого соответствующих сумматоров тре3 173 тьей группы 2.3, входы второго слагаемого сумматора этой группы соединены с выходами сумматоров первой группы

2;1. Выход переноса сумматора 1,9 первой группы 2.1 соединен с первым входом элемента И 4.1 и с первым инверсным входом элемента И 4.2. Выход элемента И 4,1 соединен с входом переноса сумматора 1,1 второй группы 2.1, Выход переноса сумматора 1,9 второй группы 2.2 соединен с BTopblM инверсным входом элемента И 4,2, выход которого соединен с входом переноса сумматора 1.1 третьей группы 2,3.

Выход переноса сумматора 1.9 третьей группы 2.3 соединен с входом элемента HE 5 и входом переноса сумматора 3.1, Выход элемента НЕ 5 соединен с управляющим входом 10 блока 8 свертки и с первыми прямыми входами первых rpynn И, и с первыми инверсными входами вторых групп И элементов

И-ИЛИ 6.1-6,9. Выходы сумм сумматоров третьей группы 2.3 соединейы с вторыми инверсными входами первых групп И и вторыми прямыми входами вторых групп И элементов И-ИЛИ 6.

Выходы элементов И-ИЛИ 6.1-6,4 соединены с входами первого слагаемого. сумматоров 3,1-3,4. Выходы элементов

И-ИЛИ 6.6-6.9 соединены с входами пер-. вого и второго слагаемого соответственно сумматоров 3.10-3,14. Выход элемента И-ИЛИ 6„5 соединен с входом второго слагаемого сумматора 3.10 и с инверсным входом первого слагаемого сумматора, В группах сумматоров

3.10-3.14, 3.15 и 3,16, 3.1-3,4, 3.5-3.9 и 3,17-3.21 вход переноса предыдущего сумматора соединен с выходом перекоса последующего сумматора. Выходы суммы сумматоров 3.10-3,12 соединены с инверсными входами первых слагаемых сумматоров 3,6-3.8, Выход суммы сумматора 3,.13 соединен с первым входом сумматора 3,15 и с входом второго слагаемого сумматора 3,1. Выход суммы сумматора 3,14 соединен с

„ входами сумматоров 3.15 и 3,16, Выход переноса сумматоРа 3,14 соединен с входом второго слагаемого сумматора

3.16 и с первым входом элемента

ИЛИ 7,1, второ" вход которого соединен с выходом переноса сумматора

3,16. Выходы суммы сумматоров 3.15 и

3,16 и выход элемента ИЛИ 7, 1 соедине ны соответственно с входами второго слагаемого сумматоров 3,2-3.4.

6006 Д

40 Выход переноса сумматора 12,5 соединен с входом переноса сумматора 12.1.

Выход элемента 14 запрета соединен с первыми входами элементов И !5,1-15,5, выходы которых являются выходами 11 устройства, а вторые входы соединены с выходами элементов И-ИЛИ 13, Инверсные управляющие входы первых групп элементов И-ИЛИ 13 и прямые и управляющие входы вторых групп элементов

И-ИЛИ 13 соединены с управляющим входом 10, Информационные входы первых групп элементов 13 соединены с информационными входами 9 блока свертки, а, информационные входы вторых групп сое" динены с выходами суммы сумматоров 12.

Инверсные входы первого слагаемого сумматоров 12 соединены с соответствующими информационными входами 9 бло"

Выходы суммы сумматоров 3,1-3.4 соединены с входаии второго слагаемого сумматоров 3,5-3,8. Выход переноса

5 сумматора 3.4 соединен с входом первого слагаемого сумматора 3.9, к второму входу которого подключена " l .

Выход переноса сумматора 3,9 соединен с входами элементов И 4.3, 4 „4, 4,5 и с входом переноса сумматора 3,17.

Выход сумматора 3.5 соединен с входом элемента И 4.6 и с входом первого слагаемого сумматора 3,17, Выход суммы сумматора 3.6 соединен с входами элементов И 4„5 и 4,6 и с входом сумматора 3.18. Выход сумматора 3,7 соединен с входом первого слагаемого сумматора 3,20 и с первым входом элемента ИЛИ 7.2, второй вход которого соединен с выходом элемента

И 4.5, третий - с выходом элемента

И 4,6, а четвертый — с выходом суммы сумматора 3.8 и с входом первого слагаемого сумматора 3,20, Второй вход слагаемого сумматора 3,20 соединен с входом элемента ИЛИ 7,3, выходом weмента И 4.7 и входом второго слагаемого сумматора 3, 17, Выход суммы сумматора 3.9 соединен с вторыми входа30 ми элементов И 4,3 и 4,4, а через них - с входом сумматора 3,21, вторым входом элемента И 4.7 и вторым входом элемента ИЛИ 7,3, Выходы суммы сумматоров 3.17-3,21 являются информационными входами 9 блока 8

35 свертки, Выход переноса 1-го одноразрядного сумматора 12,1-12,5 (i=1...,,4) блока 8 свертки (фиг, 2) соединен с входом переноса (i+1)-го сумматора, 5 1736006 б ка 8. Вход второго слагаемого сумма- мента 14 соединены с информационным торов 12,1 и 12.2 и инверсный вход входом 9.2. второго слагаемого сумматора 12.3 сое- Четвертые инверсные входы первой динены с информационным входом 9,5, с и второй групп элемента 14 соединены, первым входом первой группы элемента с информационным входом 9,3, Пятый

14 запрета и с первым инверсным Вхо вход первой группы и пятый инверсный дом второй группы элемента 14, вто- вход второй группы элемента 14 соерой вход первой группы и второй ин- динен с информационным входом 9.4. версный вход второй группы которого 1О Устройство работает следующим обсоединены с информационным входом 9,1, разом.

Третий инверсный вход первой и второй Пусть задано 32-разрядное число, групп элемента 14 соединены с информа31 зо 1 о ционным входом . 9.2. Четвертые инверс- А = а, 2 +а „2 +...а 2 .+ а, 2 +а„2

Ю Зо ° ° ные входы первой и второй групп эле- (1)

Можно преобразовать (1)

° . (ао2 +а,2" +...+ат2 +a82 )+2 (а 2 +а„о2 +...+а«2 +а, 2 )+

+2 (a<82 +...+аг62 )+2 (а 2 -...+аg 2 ), (2) Найдем остаток числа A по модулю 19„ (A)19 о+2 А, +2 Аг+2 А О19, (4) Обозначим числа, заключенные -в скобках,;через символы А, А,, А, А в той последовательности, в которой они записаны в (2), Тогда д В таблице приведены значения остатков 2" i = 1,...,31 по модулю 19.

А=Ао+2 А„+2 Аг+2 Ag. 8 гт

2а 2< 22, 23 25 25 2б 2 28 29 2ю 2,1 2 г 2, 2 2 -2 2 2 2

+ 1 2 0 8 16 13 7 14 9 18 17 15 11 3 6+12 5 10.1 2 4

-.10 17 15 1 1 3 6 12 5 10 1 2 4 8 16 13 -7 14 9 18 17 15

В соот ветст ви и с да н ными табли цы

Для этого используем полусумматоры

1.1-1.9 первой 2.T и второй 2.2 групп

35 (фиг. 1) .

Каждая в отдельности сумма может .быть больше 9-разрядного числа на один разряд

CA

Найдем сумму положительных и отрицательных чисел = +(Аа+М и С =.-(А +AS), о2 +...+й82 +f92 = Яо2 +...+f82 - f9 (ва +,.+g82 +В92 ) = -(gp2 +...+в 2 - g ).

Таким образом, 9-й разряд каждой g группы 2.2 сумматоров, Если f> = О, суммы, если он существует, имеет вес а g9= -1, тр g9 (выход перейоса суммладшего разряда, так как по. таблице матора !.9 второй группы 2,2 сумиато2 = "1, Э„ ров) подсуммируется по младшему разРазность Р— С находим, суммируя ряду сумматора !.1 третьей группы 2.3 содержание сумматоров первой группы gp сумматоров, Нетрудно убедиться, что

2,1 с обратным кодом на сумматорах использование элементов И 4,1 и 4,2 третьей 2.3 группы, Если f9 = -1,, позволяет сократить время суммироваgy = -1, то они взаимно компенсируются .ния числа на трех сумматорах на 1/3. элементами И 4.1 и 4.2 и в получении разности F — G не участвуют, Если В Результате GANGGHHHx действий а в = P то f (выход пере- полУчили на выхоДах сумматоРов тРетьей носа сумматора 1,9 первой группы 2.1 гРУппы 2.3 10"РазРЯдное число - 9 Разсумматоров) через элемент 4.1 подается РЯдов мантиссы и 1 - знак, Сигнал пена вход перекоса сумматора 1.1 второй - РеполнениЯ при суммировании пРЯмого

7 1736006

8 и обратного кода (если он существует) Далее производится преобразование подается на вход сумматора 3.1, 9-разрядного числа в 5-разрядное для

После сумматоров третьей группы получения остатка по модулю 19 результат вновь преобразуется в пря- (К а 10011), Преобразование произво-

9 мой код с помощью элемента НЕ 5 и we- дится по следующему алгоритму, Предментов И-ИЛИ 6. ставим число в виде

1 .;А> (Ь 20+Ь,2 +Ь 2 +Ь 2 +b 2 +Ь 2 +Ь 2 +Ь 2 +Ъ 2 >19 (7), +Ь,2 +Ь,2 +2 (b 20+b 2 +Ь.2 +Ьт2 +b82 ) > 19

В0

По таблице 2» =.-3. Учитывая это, перепишем (7) В(Перемножение В» на 3 производим на сумматорах 3,10-3,14. при этом может получиться 7-разрядное число, В связи с этим произведем следующее преОбразование

20 l

Ь82 +Ь92 +Ъ|о2 =

Ф o 1 2

2 (Ь82 +Ъ92 +Ъ е 2 ) = Ва-ЗВ у -А 19 (Во -ЗВ,) 19 или (А>, = а-в. — В1) 19

C -В„>= (-В2+ЗВ,> =.C-В,)+ (ЗВ,>= (-В, +В,>. (9) (А» =(В -"В >= (В -В 0 =(В +В -В )=

I о о 1 о 3 2 (10), 40 х = (b+c+de+dp) f, (11)

; Это логическое уравнение реализуется элементами И 4,5, 4,7 и элементом

ИЛИ 7,2.

Случай в). При jB !) С необходи-. мо результат D скорректировать до;

Перемножение В на 3 производим на! сумматорах 3.15 и .3,16, получаем 4I разрядное произведение В хЗ=В, Схема ИЛИ 7.1 заменяет одноразрядный сумматор, На вход элемента ИЛИ могут 3D подаваться комбинации слагаемых, сумма которых не превышает единицы (0,1«.:

1,0 ° 0,0). Комбинация 1,1 невозможна, поэтому применяется вместо сумматора двухвходовой элемент ИЛИ, 35

Перепишем (7) с учетом (8) и (9) Суммируем В„ с В на сумматорах

3,1-3,4. Из полученного 3-разрядного результата С вычтем В2 на сумматорах

3.5-3.8, для чего "2 подадим в об" ратном коде, Число D на выходе этих сумматоров может быть; а) положительным и большим или рав ным 19 (D 3з 10011), б) положительным и меньшим 19

50 (D (10011), в) дополнением до 15, Необходимо привести варианты пред-.. ставления вычетов а) и в) к единому» формату, а результат должен быть положительным и наименьшим остатком

D C 10011.

Случай а). Если D 10011, то необходимо из Р вычесть 19, Результат в этом случае будет всегда положительным, Вычитание заменяется суммированием числа D с дополнительным кодом числа 10011, который равен 01101 (13)

Сформулируем условие, когда

D 10011. Результат на выходах сумматоров 3.5-3,8 является частичным, так как не учитывает сигнала переноса (переполнения), возникающего в сумматоре 3.9. Этот сигнал эквивалентен единице младшего числа D, но на вход сумматора 3.5 он не подключен из-за возможного самовозбуждения сумматоров

3.5-3.8. Этот сигнал подан на сумматор 3.17. Обозначим его через р, Выход старшегО разряда числа 1 (сумма" тор 3.9) обозначим Через а, выходы четырех младших разрядов числа D в по. рядке убывания его веса обозначим через Ь, с, й, е, Обозначим коньюнкцию акр = f.

Выпишем условие х, при котором результат суммирования сумматоров 3.. 3 9 превосходит или равен 10011, D ) 19 (D отличается от D тем, что учитывает сигнал переполнения р) 1 (12) g ah po

R = R + 100, 4=О

= asap

А =- »»о сум. 2,1

0,10» 00010 сум.2.2

0000 оо»

0,9011

0,100000010

1, 0100» 101

° и «У» ь и

, 1, 11001» 11

0011 ф 000 сум,2.3 эл. 6

С сум.3.1-3.4 во

9 17 полнением о до модуля и = 19. До полнение g = 19-15 = 4 (100 ). Число

В(является отрицательным по отношению к С 4-разрядным числом. При представленйи его в обратном коде необходимо к нему прибавить 4, Если бы оно превышало 15, то как в случае а) дополнение было бы равно 32-19=13;

Дополнение D +4 необходимо при условии

Так как дополнения 011 01 и 1 00 имеют единицы в третьем разряде, то на второй вход сумматора 3,19 с весом 100 сигнал от дополнения (условие» ) передается через схему ИЛИ 7. 5.

При условии что 1Bzl 0 С ц g = ahp =

==-1. Это логическое уравнение реализуется элементом И 4,4. В этом случае единица старшего разряда, снимаемая с выхода а сумматора 3,9, не должна поступать на вход сумматора 3.21 старшего разряда. Единица на этот вход поступает только при выполнении условия

Это логическое уравнение реализуется на элементе И 4,5, На выходе сумматоров 3.17-3.21 получаем 5-разрядный остаток. R < 100» .

Знак. остаТка z „ определяется состоянием элемента НЕ 5, выход которого

- является управляющим сигналом 10 В блоке 8 при поступлении на вход 10 нулевого сигнала положительный остаток

R проходит через элементы И-ИЛИ 13 и И 15 на выход » устройства. В этом случае R = R.

Если на входе 10 единичный сигнал, о производится преобразование отрица-,, A = + 101001 » 1

О

А2 =. + 1101100»

» 00000010

36006

1О тельного остатка R a положительный, Обозначим входы 9.1-9.5 через г, г(, . г, r>, г4, Если на входе 9.5 установлена "1" (r =1), число R преобI

5 4 (к разуется в число R, e котором разряды г — т инвертированы

f ((((! И (-(-(((R =141 1711 r0 — У R =Г 1> r 2< Г (1О ((( и к числУ R прибавляется r4 ((3 с весом младшего разряда 2 .

В результате имеем (/ у r 2 — т

К =R+» =r>2+r>2+r 2+

4= г

+r2+»

Если на входе 9.5 образуется нуль ( (г = 0), то к инвертированным четырем разрядам подсуммируется дополнение 100. Операция суммирования чисел

2д 11 и 100 производится на сумматорах

12.1-12.3, на вторые входы которых подается сигнал от входа 9, 5, Результат суммирования попадает на выход устройства через вторые группы эле мента И-ИЛИ 13 и элементы И 15.

В случае, когда на выходах 9 образуются комбинации 10011 и 00000, на выход» устройства поступает сигнал

00000 через элемент 14 запрета и

35 элементы 15, Пример, Пусть А = 11»0»0»00»1010000»1010011», Обычным способом остаток от деления этого числа на

19 равен 18 < = 10010,g, По предлагае О мому алгоритму разобъем число А на группы, содержащие по 9 разрядов. Тогда A = 1010011», -А = 1010000», Ag. = 1»10. и = - 101000011

173б006

82

С0

1,1101

0,0011

Ю Ю ВФ ° ю

ОО 1)0010 в х3

В сум.3.10-3. t 4

10, ОООО

L ) 0 сум.3.5"3,9

R1 сум,3.17-3.21

0,0001

1110

100

R сум,12

1 0

В 3

001

001

10010 вых. 11 в сум.3,15"3.1á эл.7,1

0011

Общее количество групп сумматоров будет 5, так как прибавляется послед- няя группа, где производится суммирование положительных и отрицательных чисел. Остальное оборудование остается неизменным, 25

Ilo сравнению с известным устройством расширена область применения предлагаемого устройства за счет формиро-. вания остатков по модулю 19.

Кроме того, с ростом разрядности З0 исходного числа эффективность формирования остатка по большому простому модулю растет, так как уменьшается количество оборудования и растет быстродействие. 35 формула изобретения

1. Устройство для формирования остатка по модулю, содержащее три груп- 40 пы одноразрядных сумматоров, с первого по восьмой одноразрядные сумматоры,, первый и второй элементы И,первый элемент ИЛИ, первый элемент запрета и блок свертки, причем входы первого и щ второго слагаемых j-ro (3 = 1-9) одноразрядного сумматора первой группы соединены с входами соответственно

j-го и (18+j)-ro разрядов информационного входа устройства, вход первого щ слагаемого j-ro одноразрядного сумматора второй группы соединен с входом (9+j)-го разряда информационного входа устройства, выход переноса

k-ro одноразрядного сумматора р-й группы (p=1-3, k=1-8), соединен с входом переноса (k+1)-го однораэрядного сумматора р-й группы, выходы суммы одноразрядных сумматоров второй груп1 пы соединены с инверсными входами первого слагаемого соответствующих одноразрядных сумматоров третьей группы, входы первых слагаемых с первого по четвертый одноразрядных сумматоров соединены соответственно с выходами суммы с пятого по восьмой одноразрядных сумматоров,--выходы переноса р-го и (р+ч)-го одноразрядных сумматоров соединены. соответственно с входами переносов (р+1)-го и (p+5)-го однораз-. рядных сумматоров, выходы суммы с первого по четвертый одноразрядных сумматоров соединены с входами соответствующих разрядов информационного входа блока свертки, выход которого является выходом устройства, выходы первого элемента запрета и первого элемента И соединены соответственно с входами первого элемента ИЛИ, о т л и ч а ю щ е е с я»: тем, что, с целью расширения области применения за счет формирования остатка по модулю девятнадцать., оно содержит с девятого по двадцать первый одноразрядные суммато-. ры, второй и третий элементы запрета, третий и четвертый элементы И, второй и третий элементы ИЛИ. элемент НЕ, с

nepEoro no девятый элементы И-ИЛИ, причем вход второго слагаемого g-ro одноразрядного сумматора второй груп" пы соединен с входом (27+j)-го разря" да информационного входа устройства, прямой вход второго слагаемого j-ro одноразрядного сумматора третьей группы соединен с выходом суммы j-го одноразрядного сумматора первой группы, выход переноса девятого одноразрядного сумматора первой группы coe" динен с информационным входом второго

6006

40 второго слагаемого семнадцатого одноразрядного сумматора, выход суммы

50 первым входом третьего элемента ИЛИ, второй вход которого соединен с выхо1З

173 и с управляющим входом третьего элементов запрета, выход переноса девятого одноразрядного сумматора второй группы соединен с управляющим входом второго и с информационным входом третьего элементов запрета, выходы второго и третьего элементов запрета соединены соответственно с входами переноса первых одноразрядных сумматоров второй и третьей группы, выход " переноса девятого одноразрядного сумматора третьей группы соединен через элемент НЕ с управляющим входом блока свертки, с первыми прямыми входами первых групп и с .первыми инверсными входами вторых групп с первого по девятый элементов И-ИЛИ, выходы суммы одноразрядных сумматоров третьей группы соединены с вторыми инверсными входами первых групп и с вторыми прямыми входами вторых групп соответствующих элементов И-ИЛИ, выход переноса восьмого одноразрядного сумматора соединен с входом переноса девятого одноразрядного сумматора, вь1ход переноса которого соединен с входом переноса первого одноразрядного сумматора, с управляющим входом первого элемента запрета, с первыми входами второго и третьего элементов И, выход суммы девятого одноразрядного сумматора соединен с информационным входом первого элемента запрета и с вторым входом второго элемента И, выход которого соединен с первым входом первого элемента И и с входом слагаемого двадцать первого одноразрядного сумматора, вход переноса которого соединен с выходом переноса четвертого одноразрядного сумматора, выход суммы двадцать первого одноразрядного сумматора соединен с входом пятого разряда информационного входа блока свертки, выход суммы пятого одноразрядного сумматора соединен с первым входом четвертого элемента И, второй вход которого соединен с вторым входом третьего элемента И и с выходом суммы шестого од" нораэрядного сумматора, выходы суммы седьмого и восьмого одноразрядных сумматоров, выходы третьего и четвертого элементов И соединены соответственно с входами второго элемента ИЛИ, выход которого соединен с вторым входом первого элемента И, выход которого сое динен с входами вторых слагаемых пер- . вого и четвертого одноразрядных сумматоров, выход первого элемента ИЛИ соединен с входом второго слагаемого

З третьего одноразрядного сумматора, выходы с первого по четвертый элементов И-ИЛИ соединены с входами первых слагаемых соответственно с семнадцатого по двадцатый одноразрядных сумматоров, выходы суммы которых соединены соответственно с прямыми входами первых слагаемых с пятого по восьмой одноразрядных сумматоров, инверсные входы вторых слагаемых которых соедиНены соответственно с "выходом пятого элемента И-ИЛИ и с выходами суммы с десятого по двенадцатый одноразрядных сумматоров, вход элемента НЕ соединен с входом переноса семнадцатого одноразрядного сумматора, выход переноса (16+р)-го одноразрядного сумматора соединен с входом переноса (17+

+p)-го одноразрядного сумматора, выход переноса двадцатого одноразрядного сумматора соединен с.входом первого слагаемого девятого одноразрядного сумматора, вход второго слагаемого которого соединен с входом логической единицы устройства, выход пятого элемента И-ИЛИ соединен с входом первого слагаемого. десятого одноразрядного сумматора, выход переноса (9+i)-го (i=1-4) одноразрядного сумматора соединен с входом переноса (10+i)-ro одноразрядного сумматора, выход (5+i)-го элемента И-ИЛИ соединен с входом первого слагаемого (10+i)-го и с входом второго слагае- . мого (9+i) го одноразрядных сумматоров выход суммы тринадцатого одноразрядного сумматора соединен с входом первого слагаемого пятнадцатого одноразрядного сумматора и с входом четырнадцатого одноразрядного сумматора соединен с входом второго слагаемого пятнадцатого одноразрядного.сум" матора и с входом первого слагаемого шестнадцатого одноразрядного сумматора, вход второго слагаемого которого соединен с выходом переноса четырнадцатого одноразрядного сумматора и с дом переноса шестнадцатого одноразряд" ного сумматора, вход переноса которого соединен с выходом переноса пятнад" цатого одноразрядного сумматора, выходы суммы пятнадцатого и шестнадцато" го одноразрядных сумматоров, выход третьего элемента ИЛИ соединен с входами вторых слагаемых соответствен15 1736006 но с восемнадцатого по двадцатый одно" разрядных сумматоров.

2, Устройство по и, 1, о т л и ч а ю щ е е с я тем,, что блок свертки содержит пять одноразрядных сумматоров, пять элементов И, элемент

И-ИЛИ-HE пять элементов И-ИЛИ, причем выход переноса i"ro одноразрядного сумматора соединен с выходом .переноса (i+1)»го одноразрядного суммато-, ра, выход йереноса пятого одноразрядного сумматора соединен с входом пере", носа первого одноразрядного сумматора, выход элемента И-ИЛИ-HE соединен с первыми входами с первого по пятый элементов И, выходы которых являются выходом блока свертки, а вторые входы соединены с выходами соответствующих элементов И-ИЛИ, первые инверсные входы первых групп и первые прямые входы вторых групп элементов И-ИЛИ с первого по пятый соединены с управляющим входом блока свертки, вторые входы первых групп элементов И-ИЛИ с первого по пятый Соединены с входами соответствующих разрядов информационного входа блока свертки, вторые входы вторых групп элементов И-ИЛИ с первого по пятый соединены с выходами суммы соответствующих одноразрядных сумматоров, инверсные входы первого слагаемого одноразрядных сумматоров с первого по пятый соединены с входами

5 соответствующих разрядов информа ционного входа блока свертки, прямые входы второго слагаемого первого и второл го одноразрядных сумматоров и инверсный .вход второго слагаемого третьего

1р .одноразрядного сумматора соединены с входом пятого разряда информационного входа блока свертки, с первым прямым входом первой группы элемента И-ИЛИ-HE и .с первым инверсным входом второй группы элемента

И-ИЛИ"НЕ, второй прямой вход первой группы и второй инверсный вход второй группы которого соединены с входом первого разряда информационного входа

2О блока свертки, третьи инверсные входы первой и второй групп элемента ИИЛИ-НЕ соединены с входом второго разряда информационного входа блока .свертки, четвертые инверсные входы

25 первой и второй групп элемента

И-ИЛИ-HE соединены с входом третьего разряда информационного входа блока свертки, пятый прямой вход первой группы и пятый инверсный вход второй группы элемента .И-ИЛИ-НЕ соединены с входом четвертого разряда информационного входа блока свертки.

> уЗбовб ."; з: .. - + г::,,;: -А А:, ""

1! Qgg 6 0z> 023 ОЛ Юуу . Ю 59: +18 а с и

1 l д 1;

"I

R, 1736оаб

Редактор Н, Тупица

Заказ 1824 Тираж Подписное

В101ИПИ Государственного комитета ло изобретениям и открытиям при ГКНТ СССР

113035, Иосквар Ж-ЗВАЛ Ряушская иабеу дв 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 103

Составитель А.Клюев.

Техред И„дрык Корректор t). Самборская!

t ! ! !

I ! ! ! ! ! ! !.

1 ! .! ! !