Многоканальный таймер

 

Использование: изобретение относится к импульсной технике. Сущность изобретения: многоканальный таймер содержит счетчик 1, запоминающее устройство 3, управляемый делитель 5 частоты, регистр 6, триггер 2 и элемент И 4. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

1737712 А1 (51)5 Н 03 К 5/13

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

К 1 л ) "1 Ц (1 (.„ ф

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (Л

Сд 4

ЬЭ

10 (21) 4778038/21 (22) 04.01.90 (46) 30.05.92. Бюл. ¹ 20 (71) Научно-исследовательский электромеханический институт (72) Н, П. Логунова и Я. К. Гохштейн (53) 681.11.118.5(088.8) (56) Патент Японии %52-24375, кл. 98/5/С4, 98/5/С32.

Авторское свидетельство СССР

N 813737, кл, Н 03 К 5/13, 1979.

Авторское свидетельство СССР

М 1345326, кл, Н 03 К 5/13, 1989.

1 И . -.; и ., 2 «рщрру йиж- "."-" = (54) МНОГОКАНАЛЬНЫЙ ТАЙМЕР (57) Использование: изобретение относится к импульсной технике. Сущность изобретения: многоканальный таймер содержит счетчик 1, запоминающее устройство 3, управляемый делитель 5 частоты, регистр 6, триггер 2 и элемент И 4. 2 ил.

1737712

35 тзадк — т3эдк + Й„)К

55

Изобретение относится к импульсной технике и может быть использовано, наприМер, в синхронизаторах.

Известен многоканальный таймер, содержащий ряд последовательно соединенных делителей, ряд вентильных схем, переключающее устройство и выходной вентил ь.

Известен многоканальный таймер, содержащий установочный счетчик, N + 1 логических элементов И, дешифратор, управляющий триггер, оперативное запоминающее устройство и счетчик управле. -гия.

Недостатками известных устройств явля атся ограниченные функциональные возма>кности, малое быстродействие и низкая надежность.

Наиболее близким по функциональному назначению и технической сущности к предлагаемому является многоканальный таймер, содержащий вход старта, вход тактовых импульсов, шину управления, счетчик управления, входы которого соединены с адресными входами запоминающего устройства, HeäoñTàTêàMè известного устройства являются ограниченные функциональные вазможности и низкое быстродействие, Г)граныченные функциональные возглажнас.!:n определяются тем, что программирование произвольной длительности импуль ав на выходах устройства можно осуществлять только при выполнении условия где т-,дк — задержка до К-го импульса; ! uy — длительность К-ro импульса; т„д„,„-.задержка до (К + 1)-го импульсаа, T. 6. импульсы произвольной длительнос.пп могут быть сформированы только тогда, когда их расположение на временной оси таково, чта фронт каждого последующего импульса задержан относительно среза предыдущего или совпадает с ним.

Ео Есех остальных случаях формирование произвольной длительности невозможна, Указанный недостаток обусловлен тем, чта на все К-входы триггеров 5 (1 — N) одновременно поступает импульс размещения их установки в "0", Поэтому невозможно, например, сформировать импульсы в соответствии с известной временной диаграмMOA.

Цель изобретения — расширение области применения устройства при одновременном повышении быстродействия.

Поставленная цель достигается тем, что в устройство, содержащее вход старта, вход тактовых импульсов, шину управления, счетчик управления, выходы которого соединены с адресными входами запоминающего устройства, дополнительно введены

N-разрядный регистр, RS-триггер, схема совпадения, управляемый делитель частоты, к счетному входу которого подключен выход схемы совпадения, первый вход которого соединен с входом тактовых импульсов, второй — с выходом RS-триггера, S-вход которого объединен с входом старта, входом установки управляемого делителя частаты в опознаваемое состояние и входом записи информации в счетчик управления, информационные входы которого подключены к шине управления, при этом R-вход триггера соединен с (К + 1)-м выходом ЗУ, первая группа выходов которого подключена к информационным входам управляемого делителя частоты, выход которого подключен к счетному входу счетчика управ-, ления, к входу записи кода в управляемый делитель частоты, и к синхровхсду К-разряднаго регистра, информационные входы которого подключены к соответствующим N выходам второй группы информационных выходов ЗУ, а выходы регистра являются выходами устройства.

Положительный эффект достигается за счет того, что в предлагаемом устройстве отсутствуют выходные К-триггеры с общей установкой в нулевое состояние. Формиравание длительности импульсов осуществляется непосредственно на выходах запоминающего устройства, что позволяет формировать импульсные последовательности с любой временной расстановкой и длительностью, Используемый в предлагаемом устройстве регистр запрещает праха>кдениее на выход устройства ложных импульсов, появление которых возможно на выходах ЗУ во время переключения счетчика управления, Кроме того, непосредственное подключение выхода УДЧ к входу со счетчика уп50 равления уменьшает задержку распространения в цепи переключения счетчика управления, что повышает быстродействие устройства, Минимальный временной интервал импульсов на выходе управляемого делителя частоты предлагаемого устройства равен

1737712

Рмакс =

2 Тмин (2) ЛИ1, Тмии = зад cT3 + зад озу (1) где t зад CT3 — задержка срабатывания счетчика управления по счетному входу; хзад pgy — задержка по выборке адреса

ОЗУ.

Максимальная частота импульсов на выходе устройства

Таким образом, за счет отсутствия в формуле составляющих г зад или6, зад.и . (N +1) быстродействие предлагаемого устройства выше быстродействия известного.

На фиг. 1 изображена схема предлагаемого устройства; на фиг. 2 — эпюры, поясняющие работу схемы, Устройство содержит счетчик 1 управления, RS-триггер 2, запоминающее устройство 3, элемент И 4, управляемый делитель 5 частоты. регистр 6, входные шины 7, 8 и 9, выходные шины 10.

Устройство работает следующим образом.

С приходом стартового импульса триггер 2 устанавливается в единичное состояние, счетчик 1 — в состояние, определяемое кодом на шине 9, а управляемый делитель 5 частоты в опознаваемое состояние. На счетный вход управляемого делителя частоты через открытую схему И 4 поступает счетная частота, На выходе управляемого делителя частоты выделяется импульс, который записывает в управляемый делитель частоты из

ЗУ 3 код задержки фронта первого импульса и увеличивает состояние управляемого счетчика на единицу ("0" импульс на фиг.

2,5). По окончании отсчета запрограммированного временного интервала (задержки до фронта первого импульса) на выходе управляемого делителя частоты выделяется задержанный импульс (импульс "1" на фиг.

2.5). Применительно к работе устройства в соответствии с временной диаграммой, приведенной на фиг. 2, импульс с выхода управляемого делителя 5 частоты записывает в управляемый делитель частоты код, соответствующий временному интервалу между фронтами импульсов на выходах 10.2 и 10.1. При этом на первой выходной шине

ЗУ программируется единичный уровень, на втором выходе единичный уровень уста5

55 навливается при установке управляемого счетчика в начальное состояние. Через время, равное задержке между фронтами импульсов, на выходных шинах 10.2 и 10.1 на выходе .управляемого делителя частоты вновь выделяется импульс (импульс 2, фиг.

2.5), который записывает в управляемый делитель частоты код, соответствующий задержке среза импульса на выходе 10.2 относительно фронта импульса на выходе

10.1 и увеличивает на единицу состояние управляющего счетчика.

При этом на втором выходе ЗУ программируется нулевой уровень, на первом выходе — единичный уровень. Управляемый делитель частоты, отработав соответствующую задержку, выделяет на своем выходе импульс (импульс 3, фиг. 2.5), который записывает в управляемый делитель частоты из

ЗУ код задержки между срезами импульсов на выходах 10.2 и 10.1 и изменяет состояние на счетчике на единицу. На первом и втором выходах счетчика управления ЗУ программируется соответственно единичный и нулевой уровень, Отработав задержку, равную задержке между срезами импульсов на выходах 10.2 и 10.1, управляемый делитель частоты выделяет на своем выходе импульс (импульс 4, фиг, 2.5), который записывает в

УД код задержки до следующего импульса и в свою очередь изменяет состояние счетчика управления на единицу. При этом на первом и втором выходах ЗУ программируется нулевой уровень. На выходах 10.1 и 10,2 регистра по срезам импульсов на выходе УД

5 формируются требуемые импульсы. Аналогично формируются все остальные импульсы импульсных последовательностей на выходах 10,1 — 10.5.

В конце рабочего цикла на N+ 1 выходе

ЗУ выделяется сигнал, который устанавливает триггер 2 в нулевое состояние, и формирование импульсов в этом цикле заканчивается. Новйй рабочий цикл начинается в момент, когда на вход старта 8 поступает стартовый импульс.

Величина временных интервалов и порядок следования выходных импульсов многоканального таймера в новом цикле зависит от кода, который устанавливается на шине 9 управления.

Для вы пол нения предлагаемого устройства могут быть использованы элементы серии 533 и 556. Например, счетчик и управляемый делитель частоты могут быть выполнены на ИМС 533 и Е7, регистр — на

ИМС 533 ИР1, ЗУ вЂ” на ИМС556 РТ5, триггер — на ИМС 553 ТВ9, схема И вЂ” на ИМС 533

Предлагаемое изобретение позволяет обеспечить формирование многоканальным таймером импульсов с любой взаимной расстановкой и длительностью, При реализации известного и предлагаемого устройств на ИМС серий 533 и 556 быстродействие известного устройства, если реализовать схему И на 533 ЛИ1, имеющую т„д=-0,024 мкс; схему ИЛИ на 533 ЛЕ4 — г,; д q qqI = 0,015 мкс; счетчик на ИМС 533

ИЕ7 — г", ä c< =- 0,043 мкс; ОЗУ на ИМС 556

РТ5 — тддл= 0,08 Ml

f=

2 0,024мкс +0,015мкс

2 0,162 мкс

Быстродействие предлагаемого устройства, реализованного на тех же ИМС, составляет — -- — — — 4МГц

2 (0,043мкс —. 0,08мкс 1 аким образом, предлагаемое изобретение позволяет повысить быстродействие устройства в 1,3 раза.

Формула изобретения

Многоканальный таймер, содержащий вход старта, вход тактовых импульсов, шину управления, подключенную к информационным входам, счетчики управления, выходы которого соединены с адресными входами запоминающего устройства (ЗУ), о т л и ч

5 а ю шийся тем, что, с целью расширения функциональных возможностей за счет возможности одновременного формирования на всех выходах импульсов любой длительности при одновременном повышении быс10 тродействия, в него введены N-разрядный регистр, RS-триггер, схема совпадения, управляемый делитель частоты, к счетному входу которого подключен выход схемы совпадения, первый вход которой соединен с

15 входом —àêòîâûõ импульсов,,второй — с выходом RS-триггера, S-вход которого объединен с входом старта, входом установки управляемого делителя частоты в опознаваемое состояние, и входом записи информа20 ции всчетчикуправления, информационные входы которого подключены к шине управления, при атом R-вход триггера соединен с (N+1)-м выходом ЗУ, первая группа выходов которого подключена к информационным

25 входам управляемого делителя частоты, выход которого подключен к счетному входу счетчика управления, к входу записи кода в управляемый делитель частоты и к синхровходу N-разрядного регистра, информацион30 ные входы которого подключены к соогветствующим К входам второй группы информационных выходов ЗУ, а выходы регистра являются выходами устройства,