Шифратор десятичного кода в двоичный код

 

Изобретение относится к импульсной технике и может быть использовано в устройствах автоматики, управления и контроля . Цель изобретения - повышение помехоустойчивости . Логические сигналы десятичного кода, поступающие на входы, формируются в преобразователе, соединенном в виде матрицы из девяти элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, включенных по три элемента последовательно, в четырехразрядный двоичный код. При поступлении логических уровней на два или более входов на выходах шифратора формируется нулевой код, т.е. выходы блокируются. Блокировка выходов происходит и в то м случае, если в данный момент на этих выходах согласно алгоритму преобразователя нет информации . Для этого на входы шифратора включена дополнительная логика, управляющая его выходами. 2 ил.

союз советских

СОЦИАЛИСТИЧЕСКИХ

РЕСПУГЛИК (Я)5 Н 03 M 7/12 и, g f

f,. »

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4886578/24 (22) 26.11.90 (46) 23.08.92. Бюл, M. 31 (71) Научно-исследовательский институт автоматики Научно-производственного объединения автоматики (72) B,E.Ôèëèïïîâ (56) Авторское свидетельство СССР

К 1127088, кл, Н 03 К 13/24, 1983, Справочник по интегральным микросхемам, Энергия, 1980, с. 683. (54) ШИФРАТОР ДЕСЯТИЧНОГО КОДА В

ДВОИЧНЫЙ КОД (57) Изобретение относится к импульсной технике и может быть использовано в устройствах автоматики, управления и конИзобретение относится к автоматике и вычислительной технике и предназначено для преобразования десятичного кода в двоичный код.

Известен шифратор, преобразующий восьмиразрядный десятичный код в трехразрядный двоичный код, выполненный на элементах И-НЕ, на выходе имеющий три

RS-триггера, а также дополнительную логи- ку, Недостатки этого шифратора следующие, Он не допускает произвольных значений входного кода, так как в этом случаебудет исключен выходной код, Выходные сигналы должны поступать на. входы шифратора последовательно от первого к второму и так далее до восьмого входа с перекрытием по времени соседних каналов. Ж 1757105 А1 троля, Цель изобретения — повышение помехоустойчивости, Логические сигналы десятичного кода, поступающие на входы, формируются в преобразователе, соединен- ном в виде матрицы из девяти элементов

ИСКЛ ЮЧА!ОЩЕЕ ИЛИ, включенных по три элемента последовательно, в четырехразрядный,цвоичный код. При поступлении логических уровней на два или более входов на выходах шифратора формируется "нулевой" коц, т,е. выходы блокируются. Блокировка выходов происходит" и в том случае, если в данный момент на этих выходах согласно алгоритму преобразователя нет информации. Для этого на входы шифратора включена дополнительная логика, управляющая его выходами. 2 ил.

Возможны произвольные срабатывания триггеров от помех, возникающих в выходных цепях шифратора, так как выходы 8 триггеров являются также и его входами.

Известен шифратор десятичного кода в двоично-десятичный код, выполненный на пяти элементах 2И-НЕ, двух элементах 4ИНЕ и одном элементе 5И-НЕ.

Оснсвным недостатком этого преобразователя является его низкая помехозащищенность, При одновременном возбужденик, вух и более входов данного шифратора состояние его выходов неопределенно.

Цель изобретения — повышение помехоустойчивости шифратора — достигается за счет блокировки его выходов при одновременном воздействии сигналов на два или более входа.

1757105

30

На фиг, 1 приведена электрическая схе ма шифратора; на фиг, 2 — временные диаграммы работы шифратора.

Состояние входов и выходов в..ифратора соответственно временной диаграммы приведено в таблице, Шифратор содержит девять элементов

ИСКЛЮЧАЮЩEE ИЛИ 1-9 (соединенных последовательно по три элемента 1-3. 4-6, 7-9), элемент 2И-HE 10, элементы 4И-НЕ 11, 12, элемент НЕ 13, элемент 5И-HE 14, элемент ЗИ 15, элемент 2И 16, элемент 2ИЛИНЕ 17-20, элемент НЕ 21, Шифратор работает следующим образом, В исходном состоянии Н8 входах шифратора присутствуют логические "0", на первом, втором, третьем и четвертом выходах шифратора — логические "1".

Пусть на первый вход шифратора поступает сигнал логической "1" десятичного кода, На выходе элемента ЗИ 15 при этом формируется логическая "1", поступающая последовательно на элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 1, 2 шифратора и далее на вход элемента 2И-HL 10, при этом на первом выходе шифратора формируется логический "0". Одновременно этим сигналом логической "1", поступающим на вход элемента HE 13, блокируется второй, третий и четвертый выходы шифратора, Логическая "1" деся ичного кода. поступающая на второй вход шифратора "Iepe3 элементы ИСКЛ Ю ЧАЮ ЩЕ Е ИЛИ 4-6 п реобразоватепя кода, формирует уровень потической "1" на первом входе элемента 4И-НЕ

11. Прй этом на выходе шифратора 2 формируется логический "0", Первый, третий и четвертый вь|ходы шифратора блокируются логическим "0", поступающим с выхода элемента 2ИЛИ-HE 17 на первый вход элемента ЗИ 15 и на четвертые входы элементов

4И-НЕ 20, 5И-HE 21, Логичес"àÿ "1" десятичного кода, поступающая на третий вход шифратора через элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 1-3 и 4-6 преобразователя кода, поступает на первые входы элементов 2ИНЕ 18 и 4И-НЕ 19, т.е. на первом и втором выходах шифратора фомируются логические "0", при этом третий и четвертый выходы шифратора блокируются.

Рассмотрим случай одновременного поступления логических сигналов на входы шифратора. Например; на второй и шестой входы шифратора одновременно поступают уровни логической "1" (фиг.2), Уровень логической "1" с второго входа шифратора через элемент ИСКЛЮЧАЮЩЕЕ

ИЛИ 4 поступает на один вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 5, одновременно на другой вход элемента 5 поступает уровень логической "1" с входа шифратора 6. При этом состояние выхода элемента 5 останется равным логическому "0", первый выход шифратора закрыт логическим "0" с выхода элемента ЗИЛИ-НЕ t9, а выходы элемента

4И-НЕ 12, 5И.-НЕ блокируются логическим

"0" с выхода элемента 2ИЛИ-НЕ 17, соответственно выходное состояние шифратора не изменится, Аналогичное состояние на выходах шифратора будет при одновременном поступлении логических "1" на любые два или более входов шифратора, Например, при одновременном появлении уровня логической "1" на третьем и шестом входах шифратора уровень логической "1" формируется на входах элементов 5, 8, на входе элемента 2И 16 и на втором входе элемента

4, одновременно на выходе элемента 2ИЛ ИНЕ 19 появится уровень логического "0", поступающего на вход элемента 2И 16, поэтому на выходе элемента 2И сохраняется уровень логического "0", следовательно, и на ггервом выходе шифратора сохранится уровень логической "1". Логическая "1", поступающая на вход элемента 4, далее поступает на один вход элемента 5, на другом входе которого одновременно появляется уровень логической "1", поступающей с шестого входа шифратора. Состояние выхода элемента 5. а следовательно, и состояние второго выхода шифратора останется неизменным. Уровень логической "1", поступающий на вход элемента Я и далее на вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 9 формирует логическую "1" на входе элемента 4И. НЕ 12, Состояние выхода элемента 12 и, следовательно, состояние третьего выхода шифратора остается неизменным, так как логический "0", сформировавшийся на выходе элемента 2ИЛИ-НЕ 17, а следовательно., и на входе элемента 4И-НЕ 12,блокирует его по первому входу. При этом блокируется также и четвертый выход шифратора, Так„в данном шифраторе преобразователь кода, выполненный в виде матрицы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, осуществляет преобразование восьмиразрядного десятичного кода в двоичный код

Предлагаемый шифратор по сравнению с известным имеет повышенную помехозащищенность выходного двоичного кода за счет блокирования выходов на время воздействия помех на входы шифратора, Данный шифратор может с успехом применяться в устройствах, не допускающих искажений выходного кода, в устройствах контроля и т,д.

Формула изобретения

Шифратор десятичного кода в двоичный код, содержащий первый и второй элементы

1757105 х1

НЕ, элемент 2N-НЕ, первый и второй элементы 4И-НЕ, элемент 5И-НЕ, выходы которых являются соответственна с первого ll0 четвертый выходами шифратора, первый вход элемента 2И-HE подключен к первым 5 входам первого и второго элементов 4И-НЕ и выходу первого элемента НЕ, вход которого соединен с первым входом элемента 5ИНЕ и является восьмым разрядным входом шифратора, выход второго элемента НЕ 10 подключен к вторым входам первого и второго элементов 4И-НЕ и элемента 5И-НЕ, отличающийся тем, чта, с целью повышения помехоустойчивости шифратора, в него введены с первого по четвертый 15 элементы 2ИЛИ-НЕ, элементы 2И и ЗИ и с первого ïî девятый элементы. ИСКЛЮЧАЮЩЕЕ ИЛИ, выходы третьего, шестого и девятого из которых соединены соответственна с вторым входом элемента 20

2И-НЕ и третьими входами первого и второго элементов 4И-НЕ, первый разрядный вход шифратора соединен с входом второго элемента НЕ и первым входом элемента ЗИ, выход которого подключен к первому входу 25 первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход и выход которого соединены соответственно с выходом элемента 2И и первым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с 30 первым входом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй разрядный вход шифратора соединен с первыми входами первого элемента 2ИЛИ-НЕ и четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход ко- 35 торога подключен к первому входу пятого элемента ИСКЛЮЧАЮЩЕЕ.ИЛИ, выход коГ тарого соединен с первым входом шестого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, третий разрядный вход шифратора соединен с первым входом элемента 2И и вторыми входами первого элемента 2ИЛИ-НЕ и четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, четвертый разрядный вход шифратора подключен к первым входам второго и третьего элементов 2ИЛИ-HE и седьмого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход последнега из которь1х йодключен к первому входу восьмого элемента ИСКЛЮЧАЮШЕЕ ИЛИ, выход которого соединен с первым входом девятого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, пятый разрядный вход шифратора соединен с вторыми входами второго элемента 2ИЛИ-НЕ, седьмого и второго элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, шестой разрядный вход шифратора подключен к вторым входам третьего элемейта 2ИЛИНЕ, восьмого и пятого элементов ИСКЛЮ

ЧАЮЩЕЕ ИЛИ и первому входу четвертога элемента 2ИЛИ-НЕ, седьмой разрядный вход шифратора соединен с вторыми входами четве ртога элемента 2ИЛИ-НЕ, третьего, шестого и девятога элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, выход первого элемента 2ИЛИНЕ подключен к второму вход элемента ЗИ, третьему входу элемента 5И-НЕ и четвертому входу второго элемента 4И-НЕ, выход второго элемента 2ИЛИ-НЕ подключен к четвертым входам первого элемента 4И-НЕ и элемента 5И-НЕ. выход третьего элемента

2ИЛИ-НЕ соединен с вторым входом элемента 2И и третьим входом элемента ЗИ, выход четвертого элемента 2ИЛИ-НЕ подключен к пятому входу элемента 5И-НЕ.

1757105

Составитель И. Шелобанова

Техред M.Ìoðãåíòàë Корректор Н. Слободяник

Редактор В. Данко

Производственно-издательский комбина "Патент", г, ужгород, ул.Гагарина, 101

Заказ 3099 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, F.-35, Раушская наб„4/5