Преобразователь двоичного кода в двоично-десятичный

 

Изобретение относится к вычислительной технике и может быть использовано в вычислительных устройствах для преобразования целых двоичных чисел, представленных в дополнительном коде, в двоично-десятичные или шестнадцатиричные. Целью изобретения является расширение класса решаемых задач за счет обеспечения возможности преобразования отрицательных чисел и преобразования двоичного кода в шестнадцатиричный код. Поставленная цель достигается тем, что в преобразователь двоичного кода в двоично-десятичный, содержащий сдвиговый регистр 1, триггер 3, формирователь импульсов 4, счетчик 5, дешифратор 7, генератор импульсов 9, N сумматоров 10, регистров 11, группы N элементов ИЛИ - НЕ 12 - 14, выходной регистр 16, дополнительно введены триггер знака 2, элемент Исключающее ИЛИ 6, элемент ИЛИ - НЕ 8 и группы N элементов ИЛИ - НЕ 15. 1 ил.

СОК13 СОВЕТСКИХ

СО(!ИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)5 Н 03 М 7/12

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

) и (21) 4678633/24 (22) 14,04.89

{46) 30.07.91, Бюл, ¹ 28 (71) Институт проблем моделирования в энергетике АН УССР (72) А.А.Васильев, В.Н.Лесь, В.К.Романчук, В.Н.Смирнов и Н.П,Тимошенко (53) 681.325 (088.8) (56) Авторское свидетельство СССР

¹ 809150, кл. Н 03 М 7/12, 1983.

Патент США ¹ 4069478, кл. 340-347 1978. (54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В ДВОИЧНО-ДЕСЯТИЧНЫЙ (57) Изобретение относится к вычислительной технике и может быть использовано в вычислительных устройствах для преобразования целых двоичных чисел, представ„„Я „„1667259 А1 ленных в дополнительном коде, в двоичнодесятичные или шестнадцатеричные. Целью изобретения является расширение класса решаемых задач за счет обеспечения возможности преобразования отрицательных чисел и преобразования двоичного кода в шестнадцатеричный код. Поставленная цель достигается тем, что в преобразователь двоичного кода в двоично-десятичный, содержащий сдвиговый регистр 1, триггер 3, формирователь 4 импульсов, счетчик 5, дешифратор 7, генератор 9 импульсов, и сумматоров 10, регистров 11, группы и элементов ИЛИ-НЕ 12-14, в. ходной регистр 16, дополнительно введены триггер знака 2, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 6, элемент ИЛИ-НЕ 8 и группы п элементов

ИЛИ-НЕ 15 1 ил.

1667259

Изобретение относится к вычислительной технике и может быть использовано в вычислительных устройствах для преобразования целых двоичных чисел, представленных в дополнительном коде, в двоично-десятичные или шестнадцатеричныев.

Целью изобретения являются расширение класса решаемых задач за счет обеспечения возможности преобразования отрицательных чисел и обеспечения преобразования двоичного кода в шестнадцатерич н ы и код.

На чертеже представлена блок-схема преобразователя двоичного кода в двоичнодесятичный.

Преобразователь содержит сдвиговой регистр 1, триггер 2 знака, триггер3, формирователь 4 импульсов, счетчик 5, элемент

ИСКЛЮЧАЮЩЕЕ ИЛИ 6, дешифратор 7. элемент ИЛИ вЂ” НЕ 8, генератор 9 импульсов, сумматоры 101-10п, регистры 11>-11,, четыре группы элементов ИЛИ-НЕ 12-15, выходной регистр 16, вход 17 знака, информационный вход 18 преобразователя, вход 19 синхронизации, вход 20 режима преобразования, выход 21 знака преобразователя, информационный выход 22.

Сумматоры 10 и регистры 11 выполнены четырехраэрядными.

Преобразователь работает следующим образом.

Г1о приходу тактового импульса на вход

19 синхронизации преобразователя преобразуемая величина, поступающая на информационный вход 18, записывается в сдвиговой регистр 1, знаковый разряд при этом запоминается в триггере 2. B этот же момент формирователь 4 импульсов устанавливает в нулевое состояние регистры

11> — 11,, счетчик 5. а также устанавливает в единицу триггер 3, который управляет сдвигом сдвигового регистра 1 и разрешает работу генератора 9 импульсов.

Первый (старший) разряд преобразуемой величины с выхода регистра 1 сдвига поступает на вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 6, а затем на первый вход первого операнда сумматора 101 младшей тетрады. При работе устройства в режиме преобразования в двоично-десятичный код, наличии уровня логического "0" на входе 20 режима преобразования, на трех группах элементов ИЛИ вЂ” НЕ 12-14 определяется необходимость коррекции (прибавление 6 к соответствующей тетраде преобразуемой величины).

Первый импульс с генератора 9 импульсов поступает на входы синхронизации регистров 11>-11П, записывая в них

55 промежуточный результат, а также на счетный вход счетчика 5. увеличивая его содержимое на единицу, и вход синхронизации сдвигового регистра 1, осуществляя сдвиг на один разряд. Информация с выходов регистров 11I — 11, поступает на входы первого слагаемого сумматоров 10> -10> со сдвигом на один разряд.

На первый вход первого слагаемого сумматора 10> поступает второй (по старшинству) разряд преобразуемой величины, поступающий с выхода сдвигового регистра

1 через элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 6, При помощи групп элементов ИЛИ-НЕ 1214 анализируется содержимое регистров.

Если коррекция в каком-либо из регистров необходима, то соответствующий элемент

ИЛИ-НЕ руппы элементов ИЛИ вЂ” НЕ 15115; выраба ывает сигнал прибавления числа "6 в соответствующем данному регистру сумматоре.

По приходу второго и последующи: импульсов с генератора 9 импульсов преобразователь продолжает работать аналогично. (N -1)-й импульс с генератора 9 импульсов поступает на вход синхронизации сдвига сдвигового регистра 1, на входе которого устанавливается N-й (младший) разряд преобраауе лой величин ы. Б ы ход де шифратора

7. соответс1вующий состоянию счетчика 5, равному N-1, поступает на второй вход элемента ИЛИ-НЕ 8. Если преобразуемая величина — отрицательное число, то элемент

ИЛИ- I-IE 8 открыт, если положительное— закрьи. Таким образом происходит прибавление единицы только для отрицательных чисел На выходе сумматоров 10 — 10, получаегся результат преобразований.

М-й импульс с генератора 9 импульсов поступает на вход синхронизации регистров 1 11-11П, переписывая в них результат преобразований. Выход дешифратора 7, соответствующий состоянию счетчика 5, равному N, устанавливает триггер 3 в нулевое состояние, что запрещает работу генератора 9 импульсов.

По;приходу тактового импульса на вход

19 синхронизации информация из регис1ров 11 -11, переписывается в выходной регистр 16. В этот же момент преобразователь устанавливается в исходное состояние.

При работе устройства в режиме преобразования в шестнадцатеричный код наличие уровня логической "1" на входе 20 режима преобразования блокирует элементы ИЛИ 151-15П.

В этом случае происходит сдвиг без коррекции, На выходе регистров 11 — 11л после окончания преобразований устанавливается шестнадцатеричный код.

1667259

Формула изобретения

Составитель M.Àðøàâñêèé

Техред М.Моргентал Корректор В.Гирняк

Редактор А.Маковская

Заказ 2534 Тираж 460 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г, Ужгород, ул.Гагарина, 101

Преобразователь двоичного кода в двоично-десятичный, содержащий сдвиговый регистр, и последовательно соединенных сумматоров, где и — число тетрад двоичнодесятичного кода, п регистров, три группы элементов ИЛИ-НЕ, выходной регистр, триггер, формирователь импульсов, генератор импульсов, счетчик и дешифратор, вход которого соединен с выходом счетчика, тактовый вход которого соединен с выходом генератора импульсов, тактовыми входами регистров и синхровходом синхронизации сдвига сдвигового регистра, информационный вход которого является информационн ым входом преобразователя, информационный выход которого является информационным выходом выходного регистра, синхровход которого соединен с синхро входом преобразователя, входом синхронизации сдвигового регистра и входом формиоователя импульсов, единичный выход которого соединен с входом сброса счетчика и входами сброса регистров, информационные входы которых соединены с выходами соответствующих сумматоров, входы трех старших разрядов первого операнда которых соответственно соединены с выходами трех младших разрядов соответствующих регистров, выходы двух младших разрядов i-го регистра (I = 1 — п) соединены соответственно с первым и вторым входами !

-го элемента ИЛИ вЂ” НЕ первой группы, ebiход которого соединен с первым входом I-ro элемента ИЛИ-НЕ второй группы, выход которого соединен с первым входом I-ro элемента ИЛИ-НЕ третьей группы, вторые входы I-x элементов ИЛИ-НЕ второй и третьей групп соединены соответственно с инверсным выходом третьего и выходом четвертого разрядов i-го регистра, выход четвертого разряда которого соединен с входом младшего разряда первого операн5

40 да (I + 1)-го сумматора, выходы всех разрядов регистров соединены с информационными входами выходного регистра, вход генератора импульсов соединен с прямым выходом триггера, единичный и нулевой входы которого соединены соответственно с нулевым выходом формирователя импульсов и первым выходом дешифратора, инверсный выход триггера соединен с входом управления сдвигом сдвигового регистра, входы первого и четвертого разрядов второго операнда всех сумматоров соединены с входом логического нуля, о т л и ч а ю щ и йс я тем, что, с целью расширения класса решаемых задач за счет обеспечения воэможности преобразован я отрицательных чисел и воэможности преобразования двоичного кода в шестнадцатеричный код, в него введены четвертая группа элементов

ИЛИ вЂ” НЕ, триггер знака, элемент ИЛИ вЂ” НЕ и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй входы которого соединены соответственно с выходом сдвигового регистра и прямым выходом триггера знака, информационный и синхровход которого соединены соответственно с входом знака и входом си нх ро низа ци и и реобразователя, выход знака которого соединен с выходом знака выходного регистра, вход знака которого соединен с прямым выходом триг-ера знака, инверсный выход которого соединен с первым входом элемента ИЛИ вЂ” НЕ, второй вход которого соединен с вторым выходом дешифратора. а выход элемента ИЛИ вЂ” НЕ соединен с входом переноса первого сумматора, вход режима преобразования преобразователя соединен с первыми входами элементов ИЛИ вЂ” НЕ четвертой группы, вторые входы которых соединены с выходами соответствующих элементов ИЛИ вЂ” НЕ третьей группы, а выход i-го элемента ИЛИ—

НЕ четвертой группы соединен с входами второго и третьего разрядов второго операнда I-го сумматора.