Преобразователь двоичного кода в двоично-десятичный код

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении преобразователей двоичного кода в двоично-десятичный, в двоично-десятично-шестидесятиричный, в двоично-десятичный код секунд, минут, градусов, для преобразования двоичных кодов с масштабированием. Цель изобретения - расширение класса решаемых преобразователем задач за счет обеспечения возможности преобразования в двоично-десятично-шестидесятиричный код при одновременном упрощении преобразователя. Цель достигается тем, что в преобразователе, содержащем блок 1 управления и накапливающий сумматор 2, последний состоит из N/7 каскадов 3 (N - максимальное число преобразуемых разрядов кода), каждый из которых содержит триггер 4 управления, коммутатор 5, сумматор 6, табличный преобразователь 7, регистр 8 числа, элемент И 9, а блок 1 управления содержит формирователь 10 входных сигналов, триггер 11, элемент И 12, счетчик 13, дешифратор 14 команд, одновибратор 15, формирователь 16 выходных сигналов. 1 з.п. ф-лы, 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5!)5 H 03 M 7/12

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

0 (21) 4723624/24 (22) 26.07,89 (46) 07.07.91. Бюл. М-25 (72) Е,А.Шурмухин (53) 681.325 (088.8) (56) Авторское свидетельство СССР

N 771659, кл, Н 03 М 7/12, 1980.

Авторское свидетельство СССР

N1042010,,кл. Н 03 M 7/12, 1983. (54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В ДВОИЧНО-ДЕСЯТИЧНЫЙ КОД

„„5U „„1662005 А1 (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении преобразователей двоичного кода в двоично-десятичный, в двоично-десятично-шестидесятиричный, в двоично-десятичный код секунд, минут, градусов, для преобразования двоичных кодов с масштабированием. Цель изобретения — расширение класса решаемых преобразователем задач за счет обеспечения воэможности преобразования в двоично1662005 десятично-шестидесятиричный код при одновременном упрощении преобразователя. Цель достигается тем, что в преобразователе, содержащем блок 1 управления и накапливающий сумматор 2, последний состоит из n/7 каскадов 3 (п — максимальное число преобразуемых разрядов кода), каждый из которых содержит

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении преобразователей в двоично-десятичный код, для преобразования двоичных кодов с масштабированием.

Целью изобретения является расширение класса решаемых задач за счет обеспечения возможности преобразования в двоична-десятично-шестидесятиричный код при одновременном упрощении устройства.

На фиг.1 изображена структурная схема предлагаемого преобразователя; на фиг.2— ,временная диаграмма работы преобразователя; на фиг,3 — структурная схема табличного преобразователя.

Преобразователь двоичного кода в двоична-десятичный содержит блок 1 управления, накапливающий сумматор 2, состоящий из 3 каскадов, каждый из которых содержит триггер 4 управления, коммутатор

5, сумматор 6, табличный преобразователь

7, регистр 8 и группу элемента И 9.

Блок 1 управления состоит из формирователя 10 входных сигналов, формирующего импульс по переднему фронту строба разрешения записи, триггера 11, элемента

И 12, счетчика 13, дешифратора 14, одновибратора 15 и формирователя 16 выходных сигналов, Информационные выходы каскадов преобразования являются информационными выходами 17 накопительного сумматора и преобразователя, Информационные входы каскадов преобразования являются информационными входами 18 преобразователя и накопительного сумматора. Блок 1 управления имеет тактовый вход 19, вход 20 пуска преобразования, управляющий вход 21, вход 22 сброса, вход 23 окончания преобразования, выход 24 разрешения записи, установочный выход 25, тактовый выход 26, управляющий выход 27, выход 28 окончания преобразования, Блок 1 управления в зависимости от типа входного кода, вида преобразования формирует в каждом такте преобразования для каждого каскатриггер 4 управления, коммутатор 5, сумматор 6, табличный преобразователь 7, регистр

8 числа, элемент И 9, а блок 1 управления содержит формирователь 10 входных сигналов, триггер 11, элемент И 12, счетчик 13, дешифратор 14 команд, одновибратор 15, формирователь 16 выходных сигналов. 1 з.п. ф-лы, 3 ил. да и рео6 разо в а н ия код кома нд и реобразования, Закон преобразования задается по управляющему входу 21.

Триггер 4 обеспечивает управление ра5 ботой каскадом преобразования, а именно устанавливает регистр 8 или в режим хранения, или в режим записи, совместно с табличным преобразователем 7 формирует признак окончания работы, разрешает

10 прохождение разрядов двоичного кода через коммутатор 5 на вход сумматора 6, поступающих или с регистра 8, или с входа каскада.

Коммутатор 5 обеспечивает коммута15 цию семи разрядов двоичного кода, поступающих на его входы или с выхода регистра

8, или с входа каскада. Управление осуществляется по импульсу разрешения записи, поступающего на его управляющий вход с

20 входа каскада. Единичный уровень с триггера 4 управления, поступающий на опросный вход коммутатора, разрешает работу последнего. При нулевом уровне с триггера

4 управления на выходе коммутатора фор25 мируется нулевая информация. Выходы пяти старших разрядов коммутатора 5 подключены к сумматору 6, а двух младших разрядов — к входам табличного преобразователя 7.

30 Сумматор 6 обеспечивает суммирование пяти старших разрядов данного каскада с пятью однозначными разрядами, поступающими от последуЮщего старшего каскада.

Кроме того, обеспечивает коррекцию и фор35 мирует на своих выходах: на втором выходе числа кратные: 2(100 — при двоичнодесятичном преобразовании, 2 " " 60 — при двоично-десятично-шестидесятиричном; на первом выходе двоичный код вида:

40 .100 .2((2 ...26) — п >и двоична-с есятичном преобразовании, 60 2 (2 ...2 )— при двоично-десятично-шестидесятиричном, где К вЂ” номер каскада преобразования; с — номер такта преобразования, 45 причем 2(1, отрицательная степень числа 2 указывает на то, что данный каскад закончил свою работу. Вид преобразования

1662005 е двоично-десятичный или двоично-десятично-шестидесятиричный определяется управляющим входом сумматора 6.

Табличный преобразователь 7 при К > t производит разложение семиразрядного 5 двоичного кода, поступающего на его входы: два младших разряда на второй вход с выхода коммутатора 5; пять старших разрядов на первый вход 10 с первого выхода сумматора 6 на две составляющие; первую составляющую, кратную в каждом такте преобразования числу 100 ; вторую составляющую, содержащую 15 пять старших рязрядов предыдущей младшей тетради.

В общем случае данные составляющие описываются выражениями вида: первая составляющая — составляющая 20

В; В = 100 2 (2 .„2 ) — при двоична-десятичном преобразовании; В =

=60 2 (2 ...2 ) — при двоично-десятично-шестидесятиричном преобразовании; 25 вторая составляюшая — составляющая

С: С = 100 2((2 ...26) — при двоично-цесятичном преобразовании; С =

=60 2((2 ...25) — при двоично-десятично-шестидесятиричном преобразова- З0 нии.

При К = t — табличный преобразователь данного каскада осуществляет преобразование в двоично-десятичный код, Выбор вида преобразования осуществ- З5 ляется двухразрядным кодом, поступающим на его управляющий вход с управляющего входа каскада преобразования.

Кроме того,,табличный преобразова- 40 тель 7 анализирует двоичный код по входу на предмет формирования признака окончания работы тетрады. При наличии на его входе нулевой информации на выходе "2" формируется положительный потенциал, 45 что означает окончание работы каскада,.Приэнак окончания преобразования формируется также и при наличии на его опросном входе отрицательного потенциала с триггера 4 управления независимо от со- 50 держания информации на его информационных входах, Регистр 8 предназначен для накопления двоичных эквивалентов, поступающих на его.информационные входы с информа- 55 ционного выхода табличного преоббраэователя вида В = 100 (2 ...2 ) или

В =60 " (2 ...26). В последнем такте работы каскада, когда К = t, с информационного выхода табличного преобразователя 7 в регистр 8 числа записывается двоичнок- о з десятичный код вида или 100 (2,...2, 2 10 ...2 10 ) или 60 (2,...2, 2 10, 2 10, 2 10).

Группа элементов И 9 обеспечивает подключение преобразованного числа на выход преобразователя. Каскад преобразования обеспечивает преобразование семиразрядного двоичного кода или в двоично-десятичный код либо в двоично-десятично-шестидесятиричн ый.

Работа накопительного сумматора осуществляется по тактам. Время преобразования двоичного кода определяется выражением вида и 1

Т= — Т, 7 где Т >1, целое число — время преобразования кода;

Т1 — период тактовых импульсов; и — количество разрядов входного преобразуемого кода.

Преобразование двоичного кода каскад осуществляет следующим образом.

Табличный преобразователь 7 производит разложение входного семиразрядного двоичного кода на две составляющие. Код разрядов первой составляющей, кратный

100 или 60 2 ) запоминается в регистре 8 для дальнейшего преобразования, а код разрядов второй составляющей с выхода табличного и реобразователя старшего каскада поступает на второй вход сумматора 6 предыдущего младшего каскада, где производится суммирование с 5-ю старшими разрядами данного каскада, поступающими с первого выхода коммутатора 5 на первый вход сумматора

6. Одновременно производится коорекция суммы. Числа, кратные 100 2(2.() 60, с второго выхода сумматоров

6 поступают на третий вход табличного преобразователя последующей старшей тетрады, где участвуют в формировании кода сотен старшей тетрады, Входной семиразрядный код, поступающий с информационного входа тетрады на второй вход коммутатора 5, при наличии положительного потенциала импульса разрешения записи на первом входе коммутатора, поступает на выходы коммутатора; при наличии отрицательного потенциала на первом входе коммутатора на выход поступает информация с регистра 8.

Триггер 4 устанавливается flo первому входу в разрешающее положение импульсом, а положительный потенциал с его вы1662005

15

25

35

2(к-1) 7 .ба

601 .2(К-1-1) 7 (20 2Б)

60 1,2(K- ") (22 2 ) (2) 55 хода 25 разрешает прохождение разрядов кода с коммутатора 5 и табличного преобразователя 7 и устанавливает регистр 8 е режим параллельного ввода. В совокупности триггеры 4 образуют регистр сдвига, Количество рабочих тактов каскада преобразования равно номеру каскада, т,е. первый младший каскад заканчивает свою работу после первого такта, начиная с момента прихода импульса с входа 20 пуска преобразования, второй каскад — после второго такта, К-я тетрада — после К-го такта, Очередным тактовым импульсом в триггер 4 каждого последующего каскада переписывается значение триггера 4 управления из каждого последующего каскада преобразования.

Преобразование двоичных кодов в двоично-десятичный, в двоично-десятично-шестидесятиричный, в двоично-десятичный код секунд, минут, градусов производится по одному и тому же алгоритму, Различие только в содержании программы, "жестко" заложенной в сумматоре 6 и табличном преобразователе 7.

Двухразрядный код управления с входа

21 поступает на вход дешифратора 14, который производит в каждом такте преобразования перекодировку для каждого каскада двухразрядного входного кода управления в двухразрядный код управления каскадом, Например, при преобразовании двоичного кода секунд в код секунд, минут, градусов: в первом такте, где осуществляется преобразование в-код минут, сумматор 6 осуществляет коррекцию вида табличный преобразователь 7 первого каскада осуществляет преобразование ко. да в двоична-десятичный, табличные преобразователи 7 каскадов, начиная с второго, производят разложение кода на две составляющие вида во втором такте, где осуществляется преобразование в код градусов, первый каскад не участвует в преобразовании и

его регистр 8 находится в режиме хранения, сумматор б, начиная с второго каскада, осуществляет коррекцию вида 60 2 к 7, табличный преобразователь второго каскада осуществляет преобразование кода е двоично-десятичный код. Табличные преобразователи 7, начиная с третьего, производят разложение кода на две составляющие вида; в третьем такте, где осуществляется преобразование двоичного кода градусов в двоична-десятичный.

Первый и второй каскады не участвуют в преобразовании, их регистры 8 находятся в режиме "Хранение", сумматор 6 тетрад, начиная с третьей, осуществляет коррекцию вида (1). Табличный преобразователь 7 третьего каскада осуществляет преобразование в двоично-десятичный код. Табличные преобразователи 7 тетрад, начиная с четвертого, производят разложение кода на две составляющие вида.

Импульс пуска преобразования, поступающий на вход пуска преобразования преобразователя и блока управления, формируется по амплитуде формирователем 10 блока 1 управления и е качестве импульса разрешения записи поступает на выход блока 1 управления, вход разрешения записи накопительного сумматора, вход разрешения записи каскада преобразования и на управляющий вход коммутатора 5 каскада 3 преобразования, разрешая тем самым прохождение разрядов кода с информационного входа каскада преобразования на выход коммутатора 5. Одновременно импульс пуска преобразования своим передним фронтом запускает одновибратор 15 блока 1 управления и устанавливает триггер

11 в единичное состояние, которое разрешает прохождение через элемент И 12 импульсов тактовой частоты, поступающих на второй вход элемента И 12 с входа 19 преобразователя через формирователь 10.

Сформированный по переднему фронту импульса пуска преобразования одновибратором 15 импульс устанавливает триггеры

4 по входу "1" в единичное состояние. На выходе триггеров 4 формируется единичный уровень, который разрешает прохождение разрядов кода через коммутатор 5, разрешает работу табличного преобразователя 7 и устанавливает регистр 8 числа в режим записи, При t = К табличный преобразователь преобразует двоичный код в двоично-десятичный, Код в сумматоре 6 в этом случае не формируется, Табличный преобразователь 7 при t > К производит разложение входного двоичного кода на две составляющие В и С.

Импульсы тактовой частоты с выхода элемента И 12 поступают на второй счетный вход счетчика 13 и на тактовый вход каскада 3 преобразования. Передним фронтом тактового импульса код В записывается в регистр 8. Задним фронтом тактового им1662005

10 пульса в счетчик 13 блока 1 управления добавляется единица, а втриггер4управления записывается значение, поступающее на его второй вход с выхода триггера 4 предыдущего младшего каскада. B первом такте в триггер 4 управления первого младшего каскада задним фронтом тактового импульса записывается нулевое значение, т,е, триггер 4 управления устанавливается в исходное состояние и первый каскад в процессе преобразования больше не участвует, на втором выходе табличного преобразователя 7 формируется признак окончания преобразования, Регистр 8 устанавливается в режим "Хранение", коммутатор 5 формирует на выходе нулевую информацию.

После преобразования всех разрядов на вторых выходах табличных преобразователей 7 всех каскадов накопительного сумматора, которые объединены монтажной

ИЛИ, появится положительный потенциал, который является признаком окончания преобразования.

Признак окончания преобразования поступает на управляющий вход элементов И

9 всех каскадов и таким образом подключит преобразованное число к выходу преобразователя, кроме того, признак окончания преобразования поступает на вход формирователя 16, где формируется по амплитуде и длительности и поступает на выход преобразователя, сообщая тем самым потребителю о готовности преобразованного кода.

После окончания работы последней тетрады задним фронтом импульса триггера 4 управления по входу 22 блока 1 управления производится сброс триггера 11 и счетчика

13, и цикл преобразования заканчивается.

Следующее слово обрабатывается аналогичным образом.

Формула изобретения

1. Преобразователь двоичного кода в двоична-десятичный код, содержащий блок управления, двоично-десятичный накапливающий сумматор, вход разрешения записи которого соединен с выходом разрешения записи блока управления, тактовый выход которого соединен с тактовым входом накапливающего сумматора, вход разрешения записи которого соединен с установочным выходом блока управления, вход пуска которого является входом пуска преобразователя, выход окончания преобразования является выходом окончания преобразования преобразователя, отл и ча ющи йся тем,что,с целью расширения класса решаемых задач за счет обеспечения возможности преобразования

55 в двоична-десятично-шестидесятиричный код при одновременном упрощении устройства, в нем накапливающий сумматор состоит из К )n/7(каскадов, (где п — разрядность входного кода), каждый из которых содержит триггер управления, коммутатор, сумматор, табличный преобразователь, регистр и группу элементов И, выходы которых соединены с первыми информационными выходами каскада, тактовые входы всех каскадов соединены с тактовым выходом блока управления, вход окончания преобразования которого соединен с выходом окончания преобразования каскадов, входы разрешения записи которых соединены с выходом разрешения записи блока управления, управляющий выход которого соединен с входами выбора закона преобразования каскадов, информационные входы которых соединены с информационным входом преобразователя, тактовый и управляющий входы которого соединены с соответствующими входами блока управления, вход сброса которого соединен с выходом сброса первого каскада, второй информационный выход i-го каскада (i=1:.К вЂ” 1) соединен с вторым информационным входом (i+1)-го каскада, выходы переноса i-го каскада соединены с входами переноса (l-1)-fo каскада, управляющий выход i-го каскада соединен с управляющим входом (i — 1)-го каскада, причем в каждом из каскадов первые входы элементов Vi соединены с выходами регистра и первыми информационными входами коммутатора. вторые информационные входы которого соединены с первыми информационными входами каскада. вход разрешения записи которого соединен с управляющим входом коммутатора, первый информационный выход которого соединен с первым входом сумматора, второй вход которого соединен с вторым информационным входом каскада, а вход опроса сумматора соединен с управляющим входом каскада и управляющим входом табличного преобразователя, первые информационные входы которого соединены с первыми выходами сумматора, вторые выходы которого являются выходами переноса каскада, выход окончания преобразования которого соединен с первыми выходами табличного преобразователя и вторыми входами группы элементов И, вторые выходы коммутатора соединены с вторыми входами табличного преобразователя, вход опроса которого соединен с выходом управляющего триггера, являющегося управляющим выходом каскада, входом опроса коммутатора и входом записи

1662005

1 8

° ВФЮЮЮ

М

Ю Ю Ю Ю Ю

ЮЮ Ю Ю Ю

О

22 регистра, информационные входы которого соединены с вторыми выходами табличного преобразователя, синхровход и установочный вход управляющего триггера соединены соответственно с тактовым и установочным входами каскада, управляющий вход которого соединен с информационным входом управляющего триггера.

2. Преобразователь по п.1, о т л и ч а юшийся тем, что в нем блак управления содержит формирователь входных сигналов, формирователь выходных сигналов, триггер, элемент И, счетчик, дешифратор и одновибратор, выход которого является установочным выходом блока управления, а вход соединен с первым выходом формирователя входных сигналов, с единичным входом триггера и выходом разрешения записи блока управления, вход сброса которого соединен с входом сброса триггера, выход которого соединен с первым входом элемента

И и управляющим входом счетчика, счетный вход которого соединен с выходом элемен5 та И и тактовым выходом блока управления, управляющий вход которого соединен с управляющим входом дешифратора, информационный вход которого соединен с выходом счетчика, а выходы

10 дешифратора являются управляющими выходами блока управления, тактовый вход и вход пуска которого соединены соответственно с первым и вторым входами формирователя входных сигналов, второй выход

15 которого соединен с вторым входом элемента И, вход и выход окончания преобразования блока управления соединены соответственно с входом и выходом формиоователя выходных сигналов.

ЦР

baV

Составитель М, Аршавский

Редактор Н. Рогулич Техред М.Моргентал Корректор О. Кравцова

Заказ 2137 Тираж 456 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101