Устройство для деления двоичных чисел

 

Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислительных машинах . Цель изобретения - повышение быстродействия устройства. Для вычисления цифр целой части частного устанавливается число циклов определения цифр частного, равное предполагаемой разрядности величины частного, которая вычисляется по исходным кодам делимого и делителя перед йачалом операции деления и которая для всех допустимых значений делимого и делителя является величиной, меньшей или равной разрядности операндов делимого и делителя. Устройство для деления двоичных чисел содержит регистр делимого, регистр делителя, регистр частного, два сумматора, элемент НЕ, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, два блока вычисления логарифмов, два коммутатора, блок преобразования кода делителя, блок управления, состоящий из двух триггеров, счетчика1 циклов, дешифратора , нуля, генератора тактовых импульсов элемента И, сумматора. 5 ил. сл С

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)5 G 06 F 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (IOCrIATEHT СССР) 1

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1 (21) 4870498/24 (22) 01 10.90 (46) 23.12.92. Бюл, N- 47 (71) Научно-производственное обьединение

"Старт" (72) А.А. Косой, А.А.Добрынин, S;A,Кашарин и В.А.Хромушин (56) Авторское Свидетельство СССР

N. 1l03224, кл. G 06 F 7/52, 1982, Авторское свидетельство СССР . N- 1492508, кл. G 06 F 7/52; 1987.

Авторское свидетельство СССР

N. 1617437, кл. 6 06 F 7/52, 1989. " (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ДВОИЧ-:

НЫХ ЧИСЕЛ (57) Изобретение бтносится к вычйслительной технике и может быть йспользЬвано в специализированных: вычислительных машинах, Цель изобретения — повышение быИзобретение относится к вычислительной технике и может быть использовано в .специализированных вычислительйых устройствах.

Известно устройство для деления дво-ичных чисел, содержащее регистр делимого, регистр делителя, регистр частйого. сумматор, блок управления, элемент ИЛИ, реверсивный счетчик, дешифратор нуля и блок сравнения кодов.

Известно устройство для деления двоичных чисел, содержащее регистр делимого, регистр делителя, регистр частйого, сумматор. блок сравнения; блок преобразования кода, элемент НЕ, счетчик, блок управления, триггер. элемент ИСКЛ ЮЧАЮ„„5U,, 1783520 А1

2 стродействйя устройства. Для вычисления цифр целой части частного устанавливается число циклов определения цифр частного. равное предполагаемой разрядности величины частного, которая вычисляется по исхбдным кодам делимого и делителя перед йачалом операцииси длелания и которая для . всех днопутстимых значений делимого и дели-: теля является величиной, меньшей или равной разрядности операндов делимого и делителя. Устройство для.деления двоичных чисел содержит регистр делимого, регистр делителя, регистр частного. два сумматора, элемент НЕ, элемент ИСКЛЮЧАЮЩЕЕ

ИЛИ, два блока вычисления логарифмов,: два коммутатора, блок преобразования кода делителя, блок управления, состоящий из двух триггеров; снчетчйка" циклов. дешифратора, нуля, генератора татктовсых импульсов элемента И, сумматора. 5 ил.

ЩЕЕ ИЛИ, демультипленксор, блок. элементов ИЛИ.

Недостатком указаннйх устройств для деления двоичных чисел является низкое быстродействие выполнения деления дво- Ю ичных чисел, . .. . . M

Наиболее близким.к изобретению по С технйческой сущности и достигаемому ре- . вультвту является устройство для деления двоичных чисел. содержащее регистры делимого, делителя и частного, два сумматоре, два блока вычисления логарифмов, два коммутатора, блок преобразования кода делителя, элемент НЕ, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, триггер. группу элементов

ИЛИ и блок управления, содержащий генератор тактовых импульсов, элемент И, счет1783520 чик циклов, элемент НЕ и два триггера, при этом выходы разрядов с первого по (п+1)-й регистра делимого соединены с входом первого блока вычисления логарифмов и с первыми информационными входами разрядов с второго по(п+2)-й первого сумматора, первый информационный вход riepsoro разряда которого соединен с входом логического нуля устройства, выход суммы первого сумматора соединен с информационным входом регистра делимого, выходы первого и второго блоков вычисления логарифмов соединены с первым и вторым информационными входами второго сумматора, вход переноса которого соединен с входом логической единицы устройства, выход суммы второго сумматора соединен с управляющими входами первого и второго коммутаторов, информационный вход первого коммутатора соединен с выходом регистра делителя и с входом второго блока вычисления логарифмов, выход первого коммутатора соединен с информационным входом блока преобразования кода делителя, выходы которого соединены с BTopblMvl информационными входами первых (и+1) разрядов первого сумматора, вход переноса и второй информационный вход (и+2)-го разряда которого соединены с управляющим входом блока преобразования кода делителя и выходом элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с выходом триггера, информационный вход которого соединен с информационным входом второго коммутатора и с выходом элемента НЕ, вход которого соединен с выходом знакового разряда первого сумматора, выход первого разряда второго коммутатора соединен с информационным входом первого разряда регистра .частного, информационные входы разрядов с второго по m-й которого соединены с вы- ходами элементов ИЛИ группы, первые Вхо ды которых соединены с выходами разрядов с второго по m-й соответственно второго коммутатора, вторые входы элементов ИЛИ группы соединены с выходами разрядов с первого по (m-1)-й регистра частного, синхровход которого соединен с синхровходэми триггера, регистра делимого, первого триггера блока управления, âõoдом счетчика циклов и выходом элемента И, -первый вход которого соединен С выходом генератора тактовых импульсов, второй вход элемента И соединен с выходом эле мента НЕ блока управления, вход которого соединен с выходом счетчика циклов, информационный вход первого триггера блока управления соединен с ийверсным выходом второго триггера, информационный вход котоРого соединен с входом логической единицы устройства, выход первого триггера блока управления соединен с синхровходом второго триггера и с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ

Недостатком данного устройства для деления двоичных чисел является низкое быстродействие выполнения операции деления. Зто обусловлено тем. что число циклов определения цифр целой части частного; определяющее время выполнения операции деления, не зависит от величины частного, а является постоянной величиной, равной разрядности операндов делимого и

15 делителя

Время выполнения операции деления двух двоичных чисел с точностью вычисления частного до дробной части определяется зависимостью

20 тдеп Al/Bi топредел.цифр= traxr х (и + с), где Ьпредел.цифр время определения цифр частного;

traKr — длительность цикла определения одной цифры частного (период тактовой частоты, в течение которого определяется одна цифра частного): и — число разрядов операндов делимого

g0 и делителя; равное числу разрядов целой части операнда частного;

c — число разрядов дробной части частного, выбираемое из условия требуемой точности вычисления частного (контакта

35 устройства).

Целью изобретения является повышение быстродействия устройства.

Пусть и-разрядность операндов делимого и делителя, Ai — делймое, Bi — делитель — конкретные двоичные числа, над

40 которыми производится операция деления.

Величина А представляется двоичным кодом. содеРжащим ape РэзРЯдов, величина Bi представляется двоичнйм кодом, содержа45 щим bpi Разрядов

Перед началом операции определения цифр частного, которая выполняется в виде операции деления со сдвигом остатка и его автоматическим восстановлением, производится нормализация кода делителя. Она заключается в том, что по исходным кодам делимого Ai и делителя Bi вычисляется показатель Ki степени множителя нормализа-. ции:

Если вычисленное значение показателя Ki степени множителя нормализации является

1783520 дел А!И! стакт (Kt+ с)величиной, меньшей или равной нулю, то ..целая

= ттакт (!! . ояз А!код делителя является нормализованным !. часть -" относительно кода делимого, т.е. код делителя установлен относительно кода делимо- целая > + 1) + оя2 t+ го в положение, когда удовлетворяются 5 условия нормализации

Повышение быстродействия предлагае2А! мого устройства для деления двоичных чисел по сравнению с прототипом:. а !<. 1 (2) 10 осуществляется засчеттого, чтодля каждой ар! р!пары двоичных чисел перед началом onepat,t разрешается осуществлять операцию оп- ции oitределениЯ цифр частного вы исл е ределения цифр частного. Если вычислен- сЯ конкретное значение показателЯ К! ное значение показателя К! степени степенй множи елЯ нормализации, котоРое множителя нормализации больше или рав- 15 опРеделЯет конкРетно! д Я данной паРы но единице, то производится нормализация - двоичных чисел число цикло, необходимое . кода делителя: кодделителя В! Умножают на . ДлЯ данной паРы двоичных чйсел число Цик.множитель нормализации 2K (êîä делителя лов, необходимое для вычисения цифр цесдвигают в сторону старшего разряда íà К! . лой части частного, и котоРое длЯ всех разрядов) и устанавлйвают его тем самйм в 20 допустимых значений делимого и делителя, положение, когда условия нормализации(2) . кРоме слУчаЯ, когда величина делимого Яв. удовлетворяются - . - . - ..- ляется максимальной (ар! равно и, а делиСдвиг кода делителя на соответствуЮ- - . тель Раве единице, т.е. Ьр! Равно 1), щее число разрядов осуществляется с по- Явл е с величиной меньшей, чем РазРЯДмощью коммутатора и не требует времени 25 ность операндОв Делимого и делителЯ, t.e. на циклы последовательного сдвига. . меньшей и, величина которой опРеделЯет в

Прй этом вычисляемое перед началом прототипе числО ЦиклОв опреДелениЯ цифр операции деления в соответствии с зави- целой части частного, симостью (1) для каждой пары двоичных.. .- На фиг. 1 приведена стРУктурнаЯ Схема чисел значение показателя К! степени мно- 30 Устройства МлЯ делениЯ двоичных чисел; на жителя нормалйзации определяет не толь фиг. 2 — диаграммы, поясняющие Работу уско число разрядов, на которое необходимо тРойства; на Фиг. 3 — примеР выполнениЯ сдвинуть код делителя для его нормализа- первого коммутатора: на фиг . 4 — пример ции, но и максимальное для данной парь! -: .выполнения второго коммутатора; на фиг, двоичных чисел, йсходя из разрядности их 35 5 — пРимеР выполнениЯ пеРвого блока выконкретных значений, число циклов, кото- числениЯ логарифма рое необходимо вь полнить в процессе де- . УстРойство Д Я делЕниЯ двоичных чисел ления для определения. цифр целой части (фиг; 1) содержит Регистр 1 делимого, речастного ": - -- - -:......: . гистр 2 делителя, регистр 3 частного; перЦычисляемое значение показателя К! вый сУмматоР 4, элемент НЕ 5, элемент степени множителя нормализации запоми- ИСКЛЮЧАЮЩЕЕ ИЛИ 6. пеРвый 7 и втоРой нается перед началом операции определе- 8 блоки вычислениЯ логарифмов, втоРой ния цифр частного в счетчике циклов и сумматор9,первый коммутатор 10,блок11 определяет количество циклов, которое бу- пРеобРазованиЯ кода делителЯ, втоРой комдет проведено в процессе деления для on- 45 мУтатоР 12, блок 13 УправлениЯ, котоРый ределения цифр целой части частного.: ": содержит первый 14 и второй 15 трйггеры;

Если частное требуется вычислять с точ- . счетчик 16 циклов, дешифРатоР 17 нуля, ге- ностью до дробной части, то вычисленное . нератор 18 тактовых импУльсов. элемент И . значение показателя К! степени множителя.. 19, Р тий Умм т р 20 нормализации суммируется с числом; p88- — УстРойство-Работает cneliyto MM обраным требуемой разрядности дробной части. зом. До начала операции деления регистр 3

50 частного — с, и результат запоминается в частного (фиг. 3), первый 14 и втоРой 15 счетчике циклов. триггеры устанавливаются в нулевое состорремя выполнения операции деления . яние, в регистр 2 делителя записывается двух двоичных чисел с точностью вычисле- и-Разрядный двоичный код — делитель, bpt ния частного до дробной части определяет- РазРЯдов котоРого пРедставлЯют величинУ

55 ся зависимостью Конкретного делителя В!. 8 регистр 1 делиМого и первый блок 7 вычисления логарифма записывается и-разрядный двоичный код— делимое, величина конкретного значения

1783520 которого Ai представляется api числом разрядов. В (и+1 -е разряды регистра 1 делимого, регистра 2 делителя и первого блока 7 вычисления логарифма записываются сиг-: налы логического нуля, 5

Первый блок 7 вычисления логарифма выполнен на основе блока памяти с записью и хранением кода адреса. В каждой ячейке блока памяти записано число, соответствующее целой части логарифма по основанию 10 два в зависимости от адресного номера ячейки, код которого определяется кодом делимого, записываемым в регистр адреса блока памяти.

Второй блок 8 вычисления логарифма 15 выполнен на основе блока памяти, в каждой ячейке которого, как и в блоке памяти первого блока 7 вычисления логарифма, записано число, соответствующее целой части логарифма по основанию два в зависимости от адресного номера ячейки, код которой определяется кодом делителя, поступающим на его адресные входы с выхода регистра 2 делителя.

На выходе первого блока 7 вычисления 25 логарифма формируется двоичный код, соответствующий целой части сигнала loge Аь который поступает на первый информационный вход с первого по К-й разрядов второго сумматора 9. На выходе второго 8 блока вычисления логарифма формируется двоичный код, соответствующий целой части сигнала log2 Bi, причем результат логарифмирования представляется в дополнительном коде, который поступает З5 на второй информационный вход первых К разрядов второго сумматора 9. На старшие (К+1)-е разряды первого и второго информационных входов второго сумматора 9 поступают соответственно сигналы логического 40 нуля и логической единицы, определяя эна ки суммируемых кодов, т.е, что logz Ai—

:положительное число, а logz Hi — отрицательное число. На вход переноса со второго сумматора 9 поступает сигнал логической „ единицы. На выходах первых К разрядов второго сумматора 9 формируется код модуля йоказателя Ki степени множителя нормализации, а на выходе (К+ 1)-ro разряда второго сумматора 9 формируется логический сигнал знака показателя Ki степени множителя нормализации, т.е, на выходах второго сумматора 9 вычисляется значение показателя Ki степени множителя нормализации, определяемое следующей зависимостью;

log2Al- ц IOQ2 Blt1= Kl

Двоичный код модуля К показателя степени множителя нормализации с выхода первых К разрядов второго сумматора 9 поступает на информационный вход второго . коммутатора 12. на управляющий вход которого с выхода знакового (Kt1)-ro разряда второго сумматора 9 поступает сигнал знака показателя К степени множителя нормализации, Если вычисленное значение показателя

Ki степени множителя нормализации — положительное число, т,е. К больше или.равно нулю, то с выхода знакового(К+1)-го разряда второго сумматора 9 на управляющий вход второго коммутатора 12 поступает сигнал логического нуля, который разрешает прохождение вычисленного значения модуля показателя К степени множителя нормализации на выходы второго коммутатора 12 в неизменном виде. Вычисленное значение модуля показателя К степени множителя нормализации определяет число разрядов, на которое необходимо сдвинуть код дели- . теля в сторону старшего разряда для его нормализации. Одновременно вычисленное значение модуля показателя К степени множителя нормализации определяет для данной пары конкретных двоичных чисел число циклов. которое необходимо выполнить в процессе деления для определения цифр целой части частного.

Если вычисленное значение показателя

Ki степени множителя нормализации явля. ется отрицательным, т.е. К» меньше нуля, то на выходе знакового (К+1)-го разряда второго сумматора второго сумматора 9 присутствует сигнал логической единицы, а значение модуля показателя Ki степени множителя нормализации представляется в дополнительном коде. Отрицательное значение вычисленного показателя К степени множителя нормализации показывает, что код делителя нормализован, что величина целой части частного, которое будет вычислено, равна нулю и, следовательно, циклы необходимые для определения цифр целой части частного, проводить не требуется.

Второй коммутатор 12, на управляющий вход которого поступает сигнал логической единицы с выхода знакового (Kt1)-ro разряда второго сумматора 9, формирует в этом случае на своем выходе значение модуля показателя К степени множителя нормализации, равное нулю.

Сформированное значение модуля показателя К степени множителя нормализации с выхода второго коммутатора 12 поступает. на управляющий вход первого коммутатора 10, на информационный вход которого с выхода регистра 2 делителя по1783520

10 ный вход третьего сумматора 20, на второй

20 информационный вход которого поступает двоичный код константы с, определяющий число разрядов дробной части частного. На выходе третьего сумматора 20 формируется двоичный код суммы -Si определяющий 25 число циклов определяния цифр целой и дробной части частного, т,е. код числа цйклов определения цифр частного;

Sl = Ki+ c

Вычисленное значение числа циклов Яi определения цифр частного с выхода третьего сумматора 20 поступает на установочный вход счетчика 16 циклов и устанавливается 35 на его разрядных выходах. Код числа циклов

Si определения цифр частного, отличный от . нуля, с выхода счетчика г 6 циклов поступает на входы дешифратора 17 нуля. На выходе дешифратора 17 нуля формируется сигнал 40 логической единицы (фиг. 2, в), который поступает на второй вход элемента И 19 и разрешает прохождение тактовых импульсов с выхода генератора 18 тактовых им-: пульсов через первый вход элемента И 19 на 45 его выход (фиг. 2, а).

Начинается пошаговый процесс определения цифр частного в соответствии с алгоритмом деления, согласно которому код 50 делимого из регистра 1 делимого со сдвйгом на один разряд в сторону старшего разряда подается на первый информационный вход разрядов nepaoro сумматора 4, при этом на

его первый информационный вход nepsoro разряда подается сигнал логического нуля.

Код делителя из регистра 2 делителя, нормализованный с помощью первого 10 и второго 12 коммутаторов, через блок 11 ступает код делителя — Вь В соответствии с управляющим кодом код делителя с информационных входов второго коммутатора 10 поступает на его выходы в виде В 2, т.е. умноженным на множитель нормализации 5 . 2 (т.е. код.делителя на выходе второго коммутатора 10 оказывается сдвинутым относи- . тельно своего положения на информационных входах второго коммутатора 10 на К разрядов в сторону старшего 10 разряда). Нэ выходе второго коммутатора

10 оказывается сформированным нормализованный код делителя -В 2, который поступает на информационный вход блока

11 преобразования кода делителя. 15

Сформированное значение модуля показателя К степени множителя нормализации с выхода второго коммутатора 10 поступает также на первый информационпреобразования кода делителя поступает на второй информационный вход первого сумматора 4 в дополнительном коде. В первом сумматоре 4 производится вычитание нормализованного кода делителя из кода делимого. Результат вычитания определяется по логическому сигналу с выхода (и+2)-го разряда первого сумматора 4, сигнал с которого инвертируется элементом HE 5 и поступает на информационный вход регистра 3 частного. Остаток с выхода первого сумматора 4 поступает на информационный вход регистра 1 делимого. В младший разряд регистра 3 частного записывают цифру частного, одновременно с"этйм остаток с выхода первого сумматора 4 записывают в регистр

1 делимого; а значение кода на выходе счетчика 16 циклов уменьшается при этом на единицу. Логический сйгнал С выхода младшего"разряда регистра 3 частного. в котором записана цифра частного, поступает через элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 6 на . управляющий вход блока 11 преобразования кода делителя, на вход переноса и второй информационный вход (и+2)-го разряда первого сумматора 4 и управляет передачей йормализованного кода делителя на второй информационный вход первого счмматора 4 в следующем такте определения цифр частного; Далее процесс повторяется: код остатка с выхода регистра 1 делймого поступает . на первый информационный вход первого сумматора 4 сдвинутым на один разряд в сторону старшего разряда. Если в младший разряд регистра 3 частного в предыдущем цикле был записан сигнал логической единицы, соответствующий йоложительному остатку, то нормализованный код делителя падается на второй ийформационный вход первого сумматора 4 в дополнительном ко- . де и в,первом сумматоре 4 производится вычитание нормализованного кода делителя из кода остатка. Если в младший разряд регистра 3 частного в предыдущем цикле определения цифр частного был записан сигнал логического нуля, соответствующий отрицательному остатку, но йормализованный код делителя подается на в1орой информационный вход первого сумматора 4 в прямом коде и в первом сумматоре 4 производится сложение кода остатка с нормализованным кодом делителя, Сигнал ." выхода (п+2)- го знакового разряда первого сумматора 4 инвертируется элементом НЕ 5 и записывается в младший разряд регистра 3 частного; предыдущая цифра частного и содержание остальных разрядов регистра 3 частного сдвигается при этом нэ один разояд в сторону старшего разряда, Значение

1783520

12 кода на выходе счетчика 16 циклов умень- димо записать сигнал логической единицы, а шается еще на единицу. Далее процесс по- во втором случае — сигнал логического нуля. вторя ется. Сигнал знака остатка с выхода (и+2)-го знаВ соответствии с алгоритмом деление кового разряда первого сумматора 4 инверимпульсы (фиг. 2, а) с выхода. генератора 18 5 тируется элементом НЕ 5 и поступает на тактовых импульсов через элемент И 19 по- информационный вход регистра 3 частного. ступают на счетный вход счетчика 16 цик-. Код остатка с выхода первого сумматора 4 лов, который включен в режим вычитания, поступает на информационный вход регистна синхровходы первого 14 триггера, реги- ра 1 делимого. стра 3 частного и регистра 1 делимого. Пер- 10 По спаду первого тактового импульса с вый 14 и второй 15 триггеры образуют схему выхода элемента И 19 (фиг. 2, а) сигнал с формирования импульса (фиг. 2, б), фронт выхода элемента НЕ 5 записывается в младкоторого совпадает с фронтом первого так- ший разряд регистра 3 частного, а код остаттового импульса с выхода элемента И 19 . ка с выхода первого сумматора 4 (фиг. 2, а), а спад импульса(фиг. 2, б) совпа- 15 записывается в регистр 1 делимого. Однодает с фронтом второго тактового импульса временно по спаду первого тактового имс выхода элемента И 19(фиг.2, а). Импульс пульса, поступающего на счетный вход логической единицы с выхода первого триг- счетчика 16 циклов, значение кода на ецио гера 14 поступает на первый вход элемента выходах, определяющее число циклов опрвИСКЛЮЧАЮЩЕЕ ИЛИ 6, на втором входе 20 деления цифр частного, уменьшается иа которого в исходном положении присутст- единицу. Этим заканчивается цикл опредевует сигнал логического нуля с выхода млад- ления первой цифры частного. шего разряда регистра 3 частного. На После окончания формирования первой выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 6 цифры частногона выходепервоготрюгере формируется сигнал логической единицы, 25 14устанавливаетсясигналлогическогбнуля который поступает на вход управления бло- (фиг. 2, 6), который поступает íà первйй ка 11 преобразования кода делителя, на вход элемента ИСКЛЮЧАЮЩЕЕ ИМИ 6 и вход переноса и второй информационный сохраняется на нем до конца операции девход (n+2)-го разряда первого сумматора 4. ления. Сигнал на выходе элемента MCKfl1OКод нормализованного делителя с выхода 30 ЧАЮЩЕЕ ИЛИ 6 в последующих циклах первого коммутатора 10 инвертируется бло- определения цифр частного повторяет сигком11 преобразования кодаделителя и по- нал на своем втором входе, т.е. сигнал с ступает на второй информационный вход выхода младшего разряда регистра 3 частразрядов с первого по (и+1)-й первого сум- ного — значение цифры частного, записанматора 4. На второй информационном вхо- 35 ной в предыдущем цикле. После окончания де первого сумматора 4,значение формирования первой цифры частного на нормализованного кода делителя представ- выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 6 ляется в дополнительном коде. На первый . устанавливается логический сигнал первой информационный вход первого сумматора 4 цифры частного, который поступает на вход подается сдвинутый на один разряд в сторо- 40 управления блока 11 преобразования кода ну старшего разряда прямой код делимого делителя, на вход переноса и второй инфорс выхода регистра 1 делимого, причем на мационный вход (n+2)-го разряда первого первый информационный вход первого раз- сумматора 4. Если остаток при формироваряда первого сумматора 4 подается сигнал нии первой цифры частногобылотрицательлогического нуля. 45 ный, то в младший разряд регистра 3

В первом сумматоре 4 производится частного записана первая цифра частного— вычитание нормализованного кода дели- логический ноль, который разрешает протеля.из кода делимого (в первом цикле хождениенормализованногокодаделителя определения. цифр частного вычитание на второй информационный вход первого является обязательным в силу данного 0 сумматора 4 в прямом коде. Если остаток алгоритма деления). На первых (n+ 1)-раз- при формировании первой цифры частного

50 рядных выходах первого сумматора 4 фор- был положительный, то в младший разряд ми руется код остатка. Знак остатка регистра 3 частного записана первая цифформируется на выходе (n+ 2)-го разряда ра частного в виде логической единицы, первого сумматора 4 и соответствует сиг- которая переводит нормализованный код налу логического нуля, если остаток поло- делителя, поступающий на второй инфор55 жительный, или сигналу логической мационный вход первого сумматора 4, вдоединицы, если остаток отрицательный. Со- полнительный код. ответственно, в первом случае в регистр 3 Таким образом, если остаток при форчастного в качестве цифры частного необхо- мировании первой цифры частного отрица1783520 тельный, то в первом сумматоре 4 производится сложение остатка с нормализованным кодом делителя. В случае, если остаток положительный, в первом сумматоре 4 производится вычитание из остатка нормализованного кода делителя.

tgen Ai/В = ban (< часть целая!

092 Bi+ 1)+ c) или

tgen Ai/Bi baal (Ki + С) Знак очередного остатка формируется. на выходе (и+2)-го разряда первого сумма- .. - стект ((pi + 1) + с), тора 4, инвертируется элементом НЕ 5 и 10 поступаетнаинформационныйвходрегист- т.е. время выполнения Операции деления ра 3 частного. Код очередного остатка с вы- двУх двоичных чисел опрЕделЯетсЯ Значенихода первого сумматора 4 поступает на емпокаэатЕлЯ К степени множителЯ ноРмаинформационный вход регистра 1 делимо- лиэации, который вычисляется перед го. По спаду второго тактового импульса с 15 нача ом операции деления для нормализавыхода элемента И 19 (фиг. 2, а) в младший ции кода делителя и определяет число цикразряд регистра 3 частного записывается лов опРеДелениЯ Цифр Целой части частного знак остатка — вторая цифра частного, при с требуемой точностью вычисления дробной этом первая цифра частного из младшего части частного (числом ее разрядов — с). разряда и значение последующих разря- 20 . Если пРи ноРмализации кода делителЯ дов регистра частного сдвигаются на один показатель К степени множителя нормалиразряд в сторону старшего разряда. а код зации получается меньшим или равным нуостатка записывается в регистр 1 делимо- лю, т.е. К « О, на выходе втоРого

ro. Одновременно по спаду второго такто- коммутатора 12 формируется нулевой код, вого импульса с выхода элемента И 19 25 сДвигакоДаДелителЯ непРоиэвОДитсЯикоД (фиг. 2, а) код на выходе счетчика 16 циклов делителя с выхода регистра 2 делителя чеуменьшается еще на единицу, Так проис- рез первый коммутатор 10 и блок 11 преобходит формирование и запись второй циф Разования кода делителя поступает на ры частного, второй информационный вход первого сумАналогичным образом происходит вы- 30 Матора4безсмещения. На выходетретьего числение и запись последующих цифр част- .сумматора 20 формируется код постоянной . - ного. При вычислении очередной цифры . устройства-с, определяющий число циклов частного код.на выходе счетчика 16 циклов определения цифр дробной части частного. уменьшается на единицу и определяет ос- Данный код записывается в счетчик 16 циктавшееся количество циклов, которое необ- 35 лов, Операция вычислеййя цифр частного ходимо произвести для вычисления. осуществляется в соответствии с алгоритчастного. При выполнении Я-го цикла вы- мом деления, и время выполнения деления числения цифры частного по спаду $ такто- определяется зависимостью ваго импульса с выхода элемента И 19 в

МЛадШИй раэряд рЕГИСтра 3 ЧаСтНОГО ЭаПИ- 40 tpen Ai/BI — 1тект сывается последняя цифра частного, на выходе счетчика 16 циклов устанавливается Если в данном слУчае тРебУетсЯ частное нулевой код, который поступает на входы вычислитьсточностьюдо целой части",т.е. дешифратора 17 нуля. Нулевой код на sxo- c= О, то на выходе третьего сумматора 20 дах дешифратора 17 нуля формирует на 4 после нормализации кода делителя сохраего выходе сигнал логического нуля (фиг.. няется нулевой код, который записывается

2, в), который поступает на второй ВхОд в счетчик 16 циклов. На выходе дешифратоэлемента И 19 и запрещает прохождение ра 17 нуля сохраняется сигнал логического тактовых импульсов с выхода генератора нуля. блокирующий выполнение циклов оп18 тактовых импульсов на выход элемента ределения цифр частного. На выходах региИ 19 (фиг. 2, а), Процесс определения цифр 50 стра 3 частного сохраняется нулевой код, частного и операция деления двух двоич- соответствующий величине частного, ных чисел на этом заканчивается, На выхо- Здесь рассматривается операция деледах регистра 3 частного оказывается ния модулей двоичных чисел — знаки дели записанным код частйого, содержащий це- ..мого и делителя в процессе деления не лую и дробную часть. "5 используются. Знак частного может быть

Время выполнения операции.деления определен, например, в результате сравнедвух двоичных чисел определяется зависи- ния логических сигналов знаков делимого и мостью делителя на элементе ИСКЛЮЧАЮЩЕЕ

ИЛИ 6 и записан в триггер знака частного

1783520

15 одновременно с записью кодов делимого и. делителя соответственно в регистр 1 делимого и регистр 2 делителя.

Формула изобретения 5

Устройство для деления двоичных чи сел. содержащее регистры делимого и част, ного, два сумматора. два блока вычисления логарифмов, два коммутатора, блок преобразованйя кода делителя, элемент НЕ, эле- 1р мент ИСКЛЮЧАЮЩЕЕ ИЛИ и блок управления, содержащий генератор тактовых ймпус лсьсов; элемент И, счетчик циклов и два тригсгефа. при этом выходы разрядов с первсого по(п+1)-й регистра делимого соеди- 15 нены с первыми информсацианными входами разрядов с второго по (и+2)-й первого сумматора, первый информационный вход первого разряда которого соедйнен с вхо- дом логического йуля устройства. выход 2п суммы первого сумматора соединен-с ин- формационным входбй ретйстра делймога; выходы первого и второго блоков вычисле. ния логарифмов соЕдйнейы с персвым и вторым информационнйми входами" йервых 25

К-разрядов второго сумматора (где К вЂ” пока затель степени множителя нормализации), вход переноса которого соединей с входом

::логИчеСкой сединйцы устройства, выход ре-гисстсра "делителя соединен:с входом второго gg блока вычисления логарифмов информационным входом первого коммутатора, выход которого соединен с информационным входом блока преобразования кода делителя; выходы которого"соединены с вторыми ин- З5 формационными входами первых и+1 разрядов первого сумматора, вход переноса и второй информационный вход (и+2)-го раз.ряда которого соединены с управляющим входом блока преобразованияскода делите- 4< ля и выходом элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ, первый вход которого соединен с выходом первого триггера и синхровходом второго трйггера, инверсный выход которого Соединен с информационным входом первого триггера. синхровход которого соединен с синхровходами регистров частного и делимого, с счетным входом счетчика циклов и выходом элемента И, первый вход которого соединен с выходом генератора тактовых импульсов, информационный вход второго триггера соединен с входом логиче-, ской единицы устройства, выход знакового разряда первого сумматора соединен с вхо- . дом элемента НЕ, отл и ч а ю ще е с я тем, что, с целью повышения быстродействия, в блок управления введены третий сумматор и дешифратор нуля, выход которого соеди-: нен с вторым входом элемента И, первый и второй информационные входы (К+ 1)-х разрядов вторсого сумматора соединены с входами логических нуля и единицы устройства соответственно; выходы К-разрядов суммы второго сумматора соединены с информационными"входами второго коммутатора, управляющий вход которого соединен с выходом знакового разряда второго сумматора, выход.второго коммутатора соединен с управляющим входом первого коммутатора и первым информационным входам третье го сумматора, второй информационный вход которогсо соединен с входом константы устройства, выход суммы третьего сумматора соединен с установочным входом счетчика циклов; выходы которого соединены с входаМи дешифратора нуля, выход элемента НЕ соединен с информационным входом регистра частного, выход младшего разряда которого соединен с вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, 1783520

1783520

1783520

Составитель А.Косой

Техред М.Моргентал

Корректор М,Ткач

Редактор Г.Бельская

Заказ 4516 Тираж . . Подписное

БНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб;, 4/5

Производственно-издательский комбинат "Патент", г, Ужгород, ул.Гагарина, 101