Устройство для деления

 

Изобретение относится к вычислительной технике и может быть использовано в быстродействующих арифметических устройствах для выполнения операции деления чисел. Цель изобретения - повышение быстродействия устройства за счет сокращения длительности такта формирования k цифр частного путем устранения времени коррекции промежуточного остатка. Устройство содержит регистры 1-3 делимого, делителя и частного, блок 4 деления усеченных чисел, узел 6 коррекции частного, блок 5 умножения, первый узел 8i вычитания, коммутатор 10, блок 11 управления и нововведенные узел 9 анализа, s узлов 82-85 вычитания и s узлов коррекции делимого (где s 1, 2, 3....). 5 ил. 2 табл.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)5 G 06 F 7/52

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4888980/24 (22) 10.12,90 (46) 23.12.92, Бюл, N.. 47 (71) Научно-исследовательский институт электронных вычислительных машин (72) А.А,Жалковский, А.А.Шостак и Л.О.Шпаков (56) Авторское свидетельство СССР

N 1709301, кл. G 06 F 7/52, 1989.

Авторское свидетельство СССР

N. 1709352, кл. G 06 F 7/52, 15.01.90, (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ (57) Изобретение относится к вычислительной технике и может быть использовано в быстродействующих арифметических устИзобретение относится к в .числительной технике и может быть применено в быстродействующих арифметических устройствах для выполнения операции деления чисел.

Известно устройство для деления, формирующее в каждом такте k цифр частного и содержащее регистрь: делимого, делителя и частного, блок деления усече .ных чисел, два узла коррекции частного, блок умножения, двэ вычитателя, сумматор-ьычитатель, коммутатор и блок управления, Быстродействие этого устройства недостаточно высокое иэ-за относит(льно боль. шой длительности тзкта, связанной с большим временем задержки на волоке деления усеченных чисел и наличием времени коррекции промежуточного остатка.

Наиболее близким по технической сущности к изобретению является устройство для деления, формирующее в каждом такте

k цифр частного и содержащее р .гистры де. ЖÄÄ 1783521 А1 ройствах для выполнения операции. деле-. ния чисел. Цель изобретения — повышение быстродействия устройства за счет сокращения длйтельности такта формирования k цифр частного путем устранения времени коррекции промежуточного остатка; Уст; ройство содержит регистры 1 — 3 делимого. делителя и частного, блок 4 деления усеченных чисел, узел 6 коррекции частного. блок

-5 умйожения, первый узел 8i вычитания, коммутатор 10, блок 11 управления и нововведенные узел 9 анализа, s узлов 8z — 85, вычитания и s узлов 7i-74 коррекции делимого(где s = 1, 2, 3, ...). 5 ил. 2 табл. лимого, делителя и частного; блок деления усеченных чисел, узел коррекции частного, блок умножения, узел вычитания, два сумматора-вычитателя," коммутатор и блок уп- д равления, причем вход дэйных устройства соединен с информационными входами первой группы коммутатора и информационными входами регистра делителя, выходы которого соединены с входамvi первой груп- СЛ пы блока умножения, входы второй группы которого соединены с выходами блока деле. . ния усеченных чисел и входами первой группы узла коррекции частного, выходы которого соединены с- информационными входами регистра частного, синхровход которого соединен с входом синхронизации устройства и синхровходэми регистров де- лимого и делителя и блока управления, первый, второй и третий выходы которого соединены с управляющим входом коммутатора, входом разрешения"записи регйстра делимого и входом разрешения записи ре1783521 " причем вход данных устройства соединен с 50 информационными входами первой группы коммутатора и информационными входами регистра делителя, выходы которого соединены с входами первой рупоры блока умножения, входы второй группы которого соединены с выходами блока деления усеченных чисел и входами первой группы узла коррекции частного; выходы которого соединены с информационными входами регистра частного, синхровход которого гистра делителя соответственно, выходы старших разрядов регистра делимого соединены с входами делимого блока деления усеченных чисел, входы делителя которого соединены с выходами старших разрядов регистра делителя, выходы узла вычитания соединены с входами второй группы коммутатора, выходы которого соединены с ин формационными входами регистра делимого, выходы которого соединены с входами уменьшаемого узла вычитания, входы вычитаемого и заема которого соединены с выходами соответственно первой и второй групп блока умножения, входы riepвой группы которого соединены с первыми информацйойными входами первого и второго сумматоров-вычи ателей, вторые информационные входы которых соединены с входами второй группы коммутатора, входы третьей и четвертой групп которого соединены с выходами первого и второго сумматоров-вычитателей соответственно, выход знакового .разряда узла вычитания соединен с управляющими входами первого и второго сумматоров-вычитателей и с первым входом блока управления, второй и третий входы которого соединены с выходами знакового разряда первого и второго сумматоров-вычитателей соответственно, входы второй группы узла коррекции частного соединены с входами блока умножения, Хотя быстродействие этого устройства несколько выше по сравнению с предыдущим, поскольку меньше время задержки на блоке деления усеченных чисел, но и оно недостаточно высокое иэ-за относительно большой длительности такта, связанной с наличием времени коррекции промежуточного остатка.

Цель изобретения — повышение быстродействия устройства за счет сокращения длительности такта путем устранения времени коррекции промежуточного остатка.

Поставленная цель достигается тем, что в устройство для деления, содержащее регистры делимого. делителя и частного, блок деления. усеченных чйсел; узел коррекции частного, блок умножения, первый узел вычитания, коммутатор и блок управления, 10

40 соединен с входом синхронизации устройства и синхровходами регистров делимого и делителя и блока управления, первый, второй и третий выходы которого соединены с .первым управляющим входом коммутатора, входом разрешения записи регистра делимого и входом разрешения записй регистра делителя соответственно, выходы старших разрядов регистра делимого соединены с входами делимого блока деления усеченных чисел, входы делителя которого соединены с выходами старших разрядов регистра делителя, выходы первого узла вычитания соединены с информационными входами второй группы коммутатора, выходы которого соединены с информационными входами регистра делимого, выходы которого соединены с входами уменьшаемого первого узла вычитания, входы вычитаемого и заема которого соединены с выходами соответственно первой и второй групп умножения, дополнительно введены узел анализа, s узлов вычитания и s узлов коррекции делимого (где з = 1, 2, 3....), первые входы которых объединены между собой и соединены с входом уменьшаемого первого узла вычитания, входы вычитаемого которого соединены с.входами вычитаемого узлов вычитания с второго по (s+1)-А, входы заема которых обьединены между. собой и соединены с входом заема первого узла вычитания, вторые входы узлов коррекции делимого обьединены между собой и соединены с входами, первой группы блока умножения, выходы узлов вычитания с второго по (з+1)-й соединены с информационными входами с третьего по (s+2)- группу коммутатора соответственно, выходы знакового разряда узлов вычитания с nepaoro по (з+1)й соединены с входами узла айэлиза с первого по (э+1)-й соответственно, первый и второй выходы которого соединены с вто-. рым управляющим входом коммутатора и входами второй группы узла коррекции частного соответственно.

Введение в устройство узла анализа, группы узлов вычитания и группы узлов коррекции делителя с соответствующими свя-. зями позволяет повысить быстродействие: устройства за счет сокращения длительно- . сти такта формирования k цифр частного.

На фиг. 1 приведена структурная схема устройства для деления при s = 4; на фиг. 2 функциональная схема узла анализа на фиг, 3 — функциональная схема одного разряда коммутатора; на фиг; 4 — функциональная схема узла коррекции частного при k = 4; на фиг. 5 — функциональная схема блока управления.

1783521

Устройство для деления (фиг. 1) содер- собой и соединены с входом уменьшаемого жит регистр 1 делимого, регистр 2 делителя, первого узла 8> вычитания, входы вычитаерегистр 3 частного, блок 4 деления усечен- мого которого соединены с входами вычитэных чисел, блок 5 умножения, узел 6 коррек- емого узлов 8z — 85 вычитзния, входы заема ции частного, узлы 7>-74 коррекции 5 которых объединены между собой и соедиделимого, узлы 81-85 вычитания, узел 9 ана- нены с входом заема первого узла 8> вычи. лизэ, коммутатор 10, блок 11 управлейия, тания, вторые входы узлов 7 -74 коррекции вход 12 данных устройства, вход 13 синхро- делимого обьединены между собой и соединиэации устройства, первый 14, второй 15 и нены с входами первой группы блока 5 умтретий16выходыблока11упрэвления,пер- 10 ножения, выходы 292-295 узлов Bz-85 вый 17 и второй 18 выходы узла 9 анализа, вычитания соединены с информационными выходы 19 регистра 1 делимого, выходы 20 . входами с третьей по шестую групп комму. старших разрядов регистра 1 делимого, вы- татора 10 соответственно, выходы 28 -28 ходы 21 регистра 2 делителя, выходы 22 знакового разряда узлов 81-BS вычитания старших разрядов регистра 2 делителя, вы- 15 соединены с входами узла 9 эйализа с перход 23 блока 4 деления усеченных чисел,: вого по пятый соответственно, первый 17 и выходы 24 узла 6 коррекции частного, выхо- второй 18 выходы которого соединены с втоды первой 25 и второй 26 групп блока 5 рым уйрэвляющим входом коммутатора 10 умножения, выходы 27>-274 узлов 7>-7 и входами второй группы узла 6 коррекции коррекции делимого соответственно, sbtxo- 20 частного соответственно. ды 281-285 знакового разряда узлов 8 -8s Узлы 8>-8в(фиг. 1) содержат вычитатели вычитания соответственно, выходы 29>-295 311 — 31ь беэ распространения заема и вычиузлов 8 — 85 вычитания соответственно, вы- татели 32> — 325 с распространением заема. ходы 30 коммутатора 10. Узел 9 анализа (фиг. 2) содержит пять

Вход 12 данных устройства соединен с 25 элементов Н Е 33 — 37, четыре элемента И 38— информационными входами первой группы 41 и три элемента ИЛИ 42-44, коммутатора 10 и информационными входа- .. Один разряд коммутатора 10 (фиг. 3) соми регистра 2 делителя, выходы 21 которого держит элемент HE 45, шесть элементов И соединены с входами первой группы блока .. 46-51 и элемент ИЛИ 52. 5 умножения, входы второй группы которо- .30 Узел,б коррекции частного (фиг. 4) сого соединены с выходэмй 23 блока 4 деле- держит k-разрядный сумматор 53. ния усеченных чисел и входами первой Блок 11 управления (фиг. 5) содержит группы узла 6 коррекции частного, выходы . счетчик 54 и память 55 микрокоманд.

24 которого соединены с информационны- Регистры 1,2делимогоиделителя предми входами регистра 3 частного; синхров- 35 назначены для временного хрэнениядвоичход которого соединен с входом 13 ных кодов делимого (остатка) и делителя. синхронизации устройства и синхровхода- Регистр 1 делимого (и+1)-разрядный, из коми регистра 1, 2 делимого и делителя и бло- . торых один разряд расположен слева от. эакэ 11 управления, первый 14, второй 15 и . пятой и и разрядов справа от запятой. третий 16 выходы которого соединены с 40 Регистр2содержитп разрядов, которыевсе первым управляющим входом ксммутатора расположены справа от.запятой. В первом

10, входом разрешения. записи регистрц 1 такте деления в эти регистры загружаются делимого и входом разрешения записи ре- . двоичные коды делимого и делителя, котогистра 2 делителя соответственно, выходы рые являются правильными положительны20 старших разрядов регистра 1 делимого 45 ми дробями. Регйстры 1, 2 могут быть соединены с входами делимого блока 4 де- реализованы на двухтактных синхронных ления усеченных чисел, входы делйтеля ко- DV-триггерах. Запись информации в регистторого соединены с выходами 22 старших ры 1, 2 производится по синхроимпульсу разрядов регистра 2 делителя, выходы 291 при наличии разрешающего потенциала нэ первого узла 8> вычитания соединены с ин- 50 их V-входах. V-входы всех триггеров регистформационными входами второй группы ра 1 объединены и подключены к выходу 15 коммутатора 10, выходы 30 которого соеди- блока 11 управления, а V-входы всех триггенены с информационными входами регист- ров регистра 2 объединены и подключены к ра 1 делимого, выходы 19 которого выходу16блокэ11управления, соединенысвходэмиуменьшаемого перво- 55 Регистр 3 частного предназначен для

ro узла 8 вычитания, входы вычитаемого и хранения частного и реализован в виде реэаема которого соединены с выходами соот- гистра с возможностью однотактного сдвиветственно первой 25 и второи 26 групп га содержащейся в нем информации нэ k блока 5умножения, первые входы узлов 7 - разрядов в сторону старших разрядов. Ин74 коррекции делимого объединены между формационные входы его младших разря- .

1783521

8 довсоединенысвыходами24узлабкоррек- сформированного на выходах 23 блока 4 ции, Регистр 3 может быть реализован на деления усеченных чисел и поступающего двухтактных синхронных D-триггерах, при- на входы второй группы блока 5, и и-разрядчем выход 1-го триггера (i = 1, 2, ..., (пН<), где ного делителя, хранимого в регистре 2 делиm — разрядность частного) соединен с инф- 5 .теля и поступающего с его выходов 21 на рмационным входом (1+к)-го триггера. За- вхОды первой группы блока 5. На выходах пись информации в регистр 3 производится 25,6 первой и второй групп блока 5 образупо синхроимпульсу, поступающему с входа ется произведение в двухрядном коде(в ви13синхронизацииустройства. " .. де двух чисел). Блок 5 умножения

Блок 4 деления усеченнйх чисел пред-. 10 комбинационного типа может быть построназначен для приближенного формирова- . ен любым известным методом. В частности, ния в устройстве в течение одного такта k он может быть построен и)n/k)%-разрядных разрядов частного по значению определен- двоичйыхумножителей(где)А(-ближайшее ного числа старших разрядов делимого и целое, большее либо равное A). делителя. Эти k разрядов частного могут 15 Узел 6 коррекции частного предназнаформироваться с различной погрешностью: чен для внесения, при необходимости, кора, например с.погрешностыб величиной в рекцйи в значение k разрядов частного, одйу или две до единицы младшего разряда. сформированное в текущем такте на выхо-.

Погрешность cr, может быть либо только .дах 23 блока 4 деления усеченных чисел, положительной, либо только отрицатель- 20 которое, как отмечалось выше, может отли-. ной, либо положительной и отрицательной чаться от истинного. значения k разрядов и определяется по формуле частного на одну.или две единицы младшего усвч полн разряда. В узле 6 коррекции осуществляето, =Zk -Zg, ся либо вычитание иэ значения k-разрядно25 го частного значения одной или двух единиц .ГдЕ 2р И Zk"о"" — ЗНаЧЕНИя k-раэрядНОГО МЛадШЕГО раэряда, ЛИба ПрИбаВЛЕНИЕ К ЗНачастйого при делении соответственно усе- чению k-разрядного частного значения одченных и полноразрядных чисел, ной или двух единиц младшего разряда, Блок 4 деления усеченных чисел может либо значение k-разрядного частного пробыть реализован различными способами. 30 ходитчерез узел 6 без изменения. Значение

Так, при малых значениях k блок 4 деления корректирующей поправки проходит через усеченных чисел целесообразйо разрабаты- узел 6 беэ изменения, Значение корректируввть по соотвествующей таблице истйнно- ющей поправки поступает в узел 6 с выхода сти либо в виде быстрбдействующего 18узла10 анализа. логического шифратора, либо в виде быст- 35 С помощью узлов 7 -7л коррекции делирой поисковой таблицы, реализовайной на мого и узлов 81-Bп вычитания в предлагаеПЗУ. При больших же значениях k более . мом устройстве формируется пять предпочтительной может оказаться реали- возможных значений остатка, только одно. зация блока 4 деления усеченных чисел в изкоторыхэаписывается в качестве нового виде быстродействующей матричной схемы 40 остатка в регистра 1 делимого через коммуделения, использующей методы с восста- татор10, управляемый сигналом на выходе новления.остатков и всевозможные средст- 17 узла 9 анализа. ва ускорения этих методов. 8оэможны и Узлы 7>-74 коррекции делимого преддругие варианты реализации блока 4 деле-" назначены для предварительной коррекции ния усеченных чисел, например в виде сово- 45 делимого (текущего остатка). Обозначают купности малоразрядного узла через Х значение делимого (текущего остатформирования обратной величины делите- ка),ачерез Y-значениеделителя.Тогдадля ля и малораэрядного узла умножения, расСматриваемого случая. (s=4), на выходе

Для определенности в дальнейшем 27 узла 71 коррекции делимога формируетпредполагается, что на выходах 23 блока 4 50 ся значение X+2*Y*2. (к значению делимо-

k разрядовчастного формируются с погреш- го прибавляется значение делителя, ностью -2 «т, < 2. В этом.случае s = 4, При сдвинутое на 1:-2 разрядов вправо), на выхоэтих допущениях на вход делимого блока 4 де 272 узла 72 коррекции делимого формирудолжныпоступатьМстаршихразрядовдели- ется значение X+V*2 (прибавляется мого с выходов 20 регистра 1 делимого, а на 55 значение делитЕля, сдвинутое на k-1 раэрявход делителя — k старших разрядов делите- дов вправо), на выходе 27з узла 7э коррекля с выходов 22 регистра 2 делителя, ции делимого формируется значение

В блоке 5 умножения осуществляется Х-У*2 (иэ значения делимого вычитается перемножение k-разрядного частного, значение делителя, сдвинутое на k-1 разрядов вправо), на выходе 27л узла 74 коррек1783521

10 ции делимого формируется значение Х- входа. С выходов 17узла9(э+1)-разрядный

2*У*2 (из значения делимого вычитается унитарный код управляет подачей информэ* * 1-k значение делителя, сдвинутое на k-2 раз- циис выходов 291 — 295 только вслучэе, если ррядов вправо). Узлы 7 -74 могут быть реа- значение сигнала на выходе 14 блока 11. лиэовэны способами, например на основе 5 управления равно нулю. В противном слусумматоро в. чае информация в регистр 1 дделимого поУзлы81-85вычитания выпоаняютвычи- ступает с информационного входа 12 тание двухрядного кода произведения, по- данных устройства. ступающего с выходов 25 и 26 блока 5, из " Блок 11 управления координирует рабоделимого (текущего остатка), поступающео 10 ту узлов и блоков устройства при выполнес выходов 19 регистра 1, и из скорректйрб- нйи в нем операции деления двух чисел. Он ванного делимого (текущего остатка),посту- может быть раелизовайо различными метопающего с выходов 271 — 274 узлов 71-7 . дами, например, как показано на фиг, 5, на

Результат вычитания формируется на выхо - счетчике 54 и памяти 55 микрокоманд. Счетдах 291-295 узлов 8>-8s в одноразрядном 15 чик54 — накапливающеготипаи предназнакоде. Узлы 8> — 8в могут быть реализованы чен для " естествейной адресации различными способами. Например, каждый микрокоманд. Вход счета счетчика соедиузел может быть построен в виде совокуп- нен с входом 13 синхронизации устройства. ности вычитателя без распространения зае- " В качестве памяти 55 микрокоманд может ма и вычитателя с распространением заема, 20 быть применена быстродействующая постокак показано на фиг. 1, . — янная память емкостью 3М бит, где M — - чисЕсли значение k-разрядного частного, ло тактов работы устройства. В самом сформированного на выходах 23 блока 4 начале работы устройства счетчик 54 устаделения усеченных чисел, равно значению навливэется в некоторое исходное состояистинного k-разрядного частного, то в ре- 25 ние, например сбрасывается в йоль (на фиг, гистр 1 делимого в качестве нового остатка - 5 цепь установки счетчика 54 в исходное заносится значение остатка с выходов 291 состояние не показана). узла 81. Если же значением k-разрядного Следует особо отметить;что количество частного, сформированного на выходах 23 используемых в устройстве узлов коррекблока 4 деления усеченных чисел, меньше 30 ции делимого и узлов вычитайия зависит от или больше значения истинного k-разряд- погрешности определения k разрядов част.ного частного, то в регистр 1 делимого в ного в блоке 4 деления усеченных чисел. качественовогоостатказэноситсязначейие Так, при некоторых погрешностях о, в соодного из остатков на выходах 29р-295 уз- став устройства должны входить те узлы 7>лов 82-85. Узел 9 анализа вырабатывает на 35 7 коррекции делимого и узлы 8>-85 своем выходе 17 соответствующие управля- . вычитания, которые в соответствующей ющие сигналы, по которым затем коммута- строке табл. 2 помечены знаком "+". тор 10 выбирает правильный остаток. Устройсвтво для деления работает слеУзел 9 анализа по значению знаковых дующим образом. Перед началом выполнеразрядов, поступающих на его входы с вы- 40 ния собственноделения счетчик 54 блока 11 ходов 281-285 узлов 81 — 8 вычитания, фор- управления устанавливается в йсходйое сомирует корректирующую поправку для k стояние, в регистр 1 заносится п-разрядный разрядов частного, подаваемую нэ узел 6 . кодделимого(в и младших разрядов регисткоррекции частного и унитарный код для ра 1, в старший разряд записывается ноль), управления коммутатором10. Нафиг.2 при- 45 в регистр 2 — n-разрядный код делителя. ведена функциональная схема одного из ва- Предполагается, что делимое"и делитель— риантов построения узла 9 для принятого правильные положительные нормэлизовэнзначения погрешности -2 < f7, < 2. Функци- ные дроби. Процесс определения оконча- онирование узла 9 поясняется таблицей ис- тельного и-разрядного частного состоит из тинности (табл. 1). Предполагается, что "1" 50 w тактов, в кажом из которых формируется на выходе знакового разряда узла вычитэ- Кдвоичных разрядов частного(гдов=)пВ(— ния соответствует отрицательному резуль- число k-разрядных групп частного). тату, а "0" — положительному результату. Каждый такт собственно деления нэчиКоммутатор 10 предназначен для пере- нается с определения k-разрядного частнодачи информации на входы регистра 1 дели- 55 ro в блоке 4 с погрешностью-2 < o, < 3, На. мого с (э+2)-х направлений через входы бока 4 поступает значение k старших соответствующие группы входов, Функцио- разрядов делимого или остатка (один рэзнальнэя схема одного разряда коммутатора ряд слева от запятой, остальные — справа от

10 для случая 5=4 приведена на фиг. 3. Для запятой) и k старших разрядов делителя (все

его работы необходимо s+2 управляющих

1783521

12 разряды расположены справа от запятой). Затем k-разрядное частное, образованное на выходах 23 блока 4, умножается на и-разрядный делитель в блоке 5 умножения, а на выходах 291 узла 81 вычитания через время срабатывания вычитателей 31 ) и 321 образуется промежуточное значение остатка; равное разности между текущим остатком и полученным произведением.

Одновременно с работой блоков 4 и 5 в узлах 71 — 74 коррекции производится предварительная корректировка текущего остатка, при этом в узле 7t к значению текущего остатка прибавляется значение делителя, сдвинутое на k-2 разрядов вправо, в узле 72 —. прибавляется значение делителя, сдвинутое на k-1 разрядов вправо, в узле 7з иэ значения текущего остатка вычитается значение делителя, сдвинутое на 1-1 разрядов вправо, а в узле 74 вычитается значение делителя, сдвйнутое на Ё-2 разрядов аправо.

На. выходах 291 — 291 узлов 81-85 вычитания формируются пять возможных значе. нйй нового остатка, только одно из которых является правильным . Выбор правильного значения нового остатка осуществляется узлом 9 анализа по значению знаковых разрядов, поступающих на его входы с выходов

281 — 285 знаковых разрядных узлов 81-85 вычитания соответственно. Сформированные на выходе 17 узла 9 управляющие сигналы управляют работой коммутатора 10. На выходе 18 узла 9 получается код коррекции частного, который подается в узел 6.

Пример. Пусть на выходах 23 блока 4 сформировалось k-разрядное частное с погрешностью о ., =1,Тогда на выходах 25,26 блока 5 сформируется произведение, большее требуемого на значение делителя, поэтому к значению текущего остатка необходимо прибавить значение делителя, что и выполняет узел 7z коррекции делимого. В итоге на выходах 29э узла 8з сформируется,новое, правильное значение остатка, а на выходе 28з установится уровень логического нуля. При этом на выходах 292 будет сформирован остаток с избытком, а на выходах 29, 294 и 295 — остатки с недостатком.

На выходах 28>-285 узлов 81 — 85 сформируются значения соответственно "1", "0", "0", "1" и "1", по которым на выходе 17 (выходы

171-175) узла 9 сформируются управляющие сигналы "00100", которые обеспечивают пропускание на входы регистра 1 правильного значения остатка с выходов 298 узла 83, а на выходе 18 (выходы 181 — 18з) узла 9— управляющие сигналы "111", которые соответствуют поправке "-1", приводящей к формированию точного значения k разрядов частного на выходах 24 узла 6.

В конце каждого такта с выходов 30 коммутатора 10 в регистр 1 делимого запи5 сывается правильное значение нового остатка, а правильное значение k разрядов частного, поступающее с выходов 24 узла 6 на информационные входы регистра 3 частного,. записывается в k младших его разря10 дов, освобождаемых в резульате сдвига с регистре 3 на k разрядов в сторону старших разрядов.

Так как в предлагаемом устройстве и в устройстве-прототипе деление выполняет15 ся за одно и то же число тактов, то для сравнения их быстродействия достаточно сравнить длительность одного такта их работы.

Длительность такта в известном устрой20 стве составляет величину

Тиз = Ти4 + Тиб + Ти7,8 + Ти9 + Ти5 + Тиэ, где Ти4 — время задержки на блоке деления усеченных чисел известного устройства;

Тиб — время задержки на.блоке умноже25 ния известного устройства;

Ти7,8 — время задержки íà узле вычитания (включащем два вычислителя) известного устройства;

Тио — вРемЯ фоРмиРованиЯ пеРеноса на

30 выходе сумматора-вычитателя известного устройства;

Ти5- вРемЯ заДеРжки на Узле коРРекЦйи частного известного устройства;

Тиз- время записй в регистр известного

35 устройства.

Длительность такта в предлагаемом устройстве составляет величину .

Тпр = Тп4 + Тп5 + Тп8 + Тпв + Тпб + Тпз, где Тп4 — время задержки на блоке 4 деления

40 усеченных чисел предлагаемого устройства;

Тп5 — время задержки на блоке 5 умножения в предлагаемого устройства;

Тп8 — ВрЕМя ЗадЕржКИ На УЗЛЕ 8 ВЫЧИта45 ния предлагаемого устройства;

Тпв — время формирования корректирующей поправки на узле 9 анализа предлагаемого устройства;

Tn6 — время задержки.на узле 6 коррек50 ции частногрпредлагаемаго устройства;

Тпз — время записи в регистр 3 предлагаемого устройства, Для определенности принимают следующие предположения;

55 а) разрядность входных операндов

n=32; б) число формируемых в одном такте разрядов частного k=4; в) время задержки на элементах типа И, ИЛИ, НЕ равно t;

1783521

14 г) время задержки на элементе сложе- одноразрядного сумматора сумматора-выния по модулю два — Зт; читателя: д) узлы вычитания, сумматоры, вычита- Т т + T g = т + 5t+ 35*2t + Зс + 31*2t + 5t тели, сумматоры-вычитатели и блоки умно- = 146t. жения устройств реализованы с 5 Времязадержкинаблокекоррекциичаиспользованием одноразрядных двоичных стного известного устройства состоит из сумматоров (Карцев M.À. Арифметика циф- времени формирования корректирующей равыхмашин.M.:Íàóêà,1969,576с.,рис.2; —.: поправки (t) и времени сложения на четы7); время формирования переноса равно 2t, рехразрядном сумматоре: время формирования суммы — 5t; 10, Ти5 = t + З*2С+ 5t = 12t, ж) блоки деления усеченных чисел уст- Время записи в регистр известнога устройств реализованы в виде делительной . ройства равно T

Время формирования одного разряда част- 20 временем задержки на вычитателях 31 и 32, ного складывается из времени инвертиро- Время задержки на вычитателе 31 состоит ванияТ«знаэлементесложения помодулю иэ времени инвертирования двухрядного .. два и времени T«s распространения пере- кода с выхода блока 5 умножения (t) и вреносов по ячейкам вдоль ряда делительной мени сворачивания трехрядного кода к : матрицы. Таким образом, время задержки 25 двухрядному(5т), а время задержки на вычина блоке деления усеченных чисел (дели- тателе32состоитиз времени распространетельная матрица 5*5) известнога устройства . ния переноса вдоль (n+k-1) разрядов: определяется как;: . Тпз = т+ 5t+ 35*2t- 76t..

T« = 5*(Т«д+ 5*T«s)+ Т "(Çt+ 5*2t) Время формирования корректирующей

+т=66т, 30 поправки на выходах 18 узла 9 анализа Тпэ

Время задержки на блоке умно>кения. =Çt, известного устройства состоит из времени Время задержки на блоке 6 коррекции задержки на матрице двухвходовых элемен- частного предлагаемого устройства T>s = тов И, формирующихчастичные произведе- " Тю. ния делителя íà k разрядов частного, и 35 Время записи в регистр 3 предлагаемавремени сворачивания четырехрядного ко- го устройства Тгз = Ти1. да к двухрядному с помощью двух слоев Подставляязначения,получаютследую-. одноразрядных двоичных сумматоров: " щие длительности такта в устройствах:

Т в = 1+ 2*5t = 11t. :: Тиз = 66т+ 11t+ 146т+ 12t+ 4t = 239t, Время задержки на узле вычитания из- 40 Тлр = 66т+ 11t+ 76l+ 3t+ 12t+ 4t = 172t, вестного устройства определяется време- Следовательно, в предлагаемом устройнем задержки на двух вычитателях. Время стае длительность такта сокращается призадержки на первом вычитателе состоит из мерно íà 28%. времени инвертирования двухрядного кода Таким образом технико-экономическое с выхода блока умножения (tj и времени 45 преимущество предлагаемого устройства сворачивания трехрядного кода к двухряд-: для деления в сравненйи с устройством-. ному (5t). Сумматор-вычитатель известного - прототипам состоит в более высоком быстустройства начинает обрабатывать инфор- .. радействии. Так, при значениях k = 4 и и = мацию после поступления íà его управляю- 32 быстродействие устройства примерно на щий вход сигнала с выхода знакового 50 28 выше,чембыстродействиеустройстваразряда второго вычитателя, Поэтому время . прототипа, задержки на втором вычитателе и на сумма- Ф о р м у л а и з о б р е т е н и я торе-вычитателе определяется временем Устройство для деленйя, сбдержащее распространения переноса вдоль (n+k-1) регистры делимого, делителя и частного, разрядов второго вычитателя, временем уп- 55 -блок деления усеченных чисел, узел коррекравляемога инвертирования (Зс), временем ции частного, блок умножения, первый узел распространения переноса вдоль (и-1) раз- вычитания, коммутатор и блок управления. рядов сумматора-вычитателя и временем причем вход данных устройства соединен с формирования суммы на выходе старшего информационными входами первой группы коммутатора и информационными входами

1783521

15

Габлица 1 ;

Таблица 2 регистра делителя, выходы. которого соеди- нены с выходами соответственно первой и нены с входами первой группы блока умно- второй групп блока умножения, о т л и ч а южениМ, входы второй группы которого щеесятем,что,сцелью повышения быстсоединены с выходами блока деления усе- родействия устройства, оно дополнительно чейных чисел и входами первой группы узла 5 содержит узел анализа s узлов вычитания и коррекций частного, выходы которого сое- s узлов коррекции делимого (s - 1, 2; 3, ...), диненыс информационными входами реги- первые входы которых объединены между . стра частного, синхровход которого собой и соединены с входом уменьшаемого соединен с входом сйнхронизации устрой- первого узла вычитания. входы вычйтаемого ства и синхровходами регйстров делимого и 1О которого соединены с, входами вычитаемого делителя и блока управления, первый, вто- узлов вычитания с второго по (s+1)-й, входы рой и третий выходы которого соединены с -. заема которых объединены между собой и первым управляющим входом коммутатора; - соединены с входом заема первого узла вывходом разрешения записи регистра дели- . читания, вторые входй узлов коррекции мого и входом разрешения записи регистра -15 делимого объединены между собой и соеделителя соответственно, выходы старших динены с входами первой группы блока разрядов регистра делимого соедийены с .:умножения, выходы разности узлов вычивходами делимого блока деления усечен- тамия с второго по (з+1)-й соединены с ных чисел„.входы делителя которого соеди- информационными входами с третьей по немы с выходами старших разрядов. 20 (а+2)-ю группу коммутатора соответственрегистра делителя, выходы разности перво- . но, выходы знакового разряда узлов вычигоузлавычитаниясоединенысинформаци- . тания c nepeoro по (з+1)-й соединены с

: онными - входами второй группы входами узла анализа с первого по(а+1)-й. коммутатора, выходы которого соединены с соответственно, первый и второй выходы информационными входами регистра дели- 25 которого -соединены с вторым управляюмого, выходы которого соединены с входа- щим входом коммутатора и входами втомиуменьшаемого первого узла вычитания, рой группы узла: коррекции частного входы вычитаемого и заема которого соеди- соответственно.

1783521

1783521

29, Я Я, 29 2Уг

Составитель Л.Шпаков

Техред М.Моргентал

Корректор,H.Kåðåöìàн Редактор Г.Бельская

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

Заказ 4516 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб„4/5