Универсальное суммирующее устройство

 

Изобретение относится к области вычислительной техники и может быть использовано для цифровой обработки сигналов. Цель изобретения - расширение функциональных возможностей за счет выполнения операции суммирования чисел, представленных в двоичной системе счисления. Универсальное суммирующее устройство содержит N информационных входов 1, блоки 2 суммирования, многоразрядный сумматор - вычитатель 3, узел 4 формирования разрядов окончательной суммы, соединенные между собой функционально. 1 з.п. флы, 1 табл., 4 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ CCCP) t:tCgyyy

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

- г, Ц

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4822611/24 (22) 03.05,90 (46) 07.01,93, Бюл, М 1 (71) Н аучно-исследовательский институт многопроцессорных вычислительных систем при Таганрогском радиотехническом институте им. В,Д.Калмыкова (72) В.М,Тарануха (56) Введение в кибернетику/Под ред.

Б.Н.Малиновского, Киев, "Наукова думка", 1979, с,125 — 126, рис.36а.

B.M.M.0berrnan. "0igitaI Cirenits for

В лагу Arithmetic", London, 1979, р.110 — 111, Н9,3 — 9, Авторское свидетельство СССР

Й 1027716, кл, G 06 F 7/49, 1988, „„. Ж „1786484 А1

s G 06 F 7/50 (54) УНИВЕРСАЛЬНОЕ СУММИРУЮЩЕЕ

УСТРОЙ СТВО (57) Изобретение относится к области вычислительной техники и может быть использовано для цифровой обработки сигналов, Цель изобретения — расширение функциональных возможностей за счет выполнения операции суммирования чисел, представленных в двоичной системе счисления. Универсальное суммирующее устройство содержит N информационных входов 1, блоки 2 суммирования, многоразрядный сумматор — вычитатель 3, узел 4 формирования разрядов окончательной суммы, соединенные между собой функционально. 1 з.п. флы, 1 табл., 4 ил, 1786484 кодов, помежуточный регистр, причем сумми- 40 рующий блок включает четыре элемента

ИЛИ, три элемента И, сумматор по модулю два и многоразрядный комбинационный . сумматор, при этом преобразователь кода состоит из двух элементов ИЛИ, двух элементов 2И-ИЛИ и сумматора по модулю два, Сумматор обеспечивает поразрядное суммирование, начиная со старших разрядов, N оoп еeрpа нHд оoEвi, Недостатком является то, что в устройстве невозможно выполнять операции суммирования чисел, представленных в обычной двоичной системе счисления, Целью предлагаемого изобретения является расширение функциональных возможностей.

Поставленная цель достигается тем, что в устройство, содержащее первый и второй блоки суммирования, регистр промежуточной суммы и преобразователь двоичного

Изобретение относится к области вычислительной техники, предназначено для суммирования чисел и может быть использовано для цифровой обработки сигналов.

Известно суммирующее устройство, реализующее параллельно-последовательный способ суммирования, содержащее мнбговЯ>дбвые одноразрядные сумматоры нЬ базе двух и трехвходовых комбинационнЬМ сумматоров, узел накапливающего сумматора, включающий буферный регистр, многоразрядный накапливающий сумматор. Известное устройство обеспечивает вычисление разрядных сумм с последующим vix накоплением, Недостатком является ограничение функциональйых возможностей, В устройстве невозможно выполнять операции суммирования чисел, представленных"в избыточной двоичной системе счисления, суммирование старшими разрядами вперед чисел, представленных в обычной двоичной системе счисления.

Известен также многовходовой (15-входовой) сумматор, содержащий группу трехвходовых комбинационных сумматоров, два двухразрлдных сумматора и один трехразрядный сумматор, Данный сумматор обеспеч ива ет парал л ель но е" вычисление разрядных сумм. Недостатком-являетсл ограничение функциональных возможностей.

В устройстве невозможно выполнять операции суммирования чисел, представленных в избыточной двоичной системе счисления, суммирование старшими разрядами вперед чисел, представленных в обычной двоичной системе счисления.

Наиболее близким явллетсл многовходовой знакоразрядный сумматор, содер>кащий N/2 суммирующих блоков, преобразователь

5 i0

ЗО

35 кода в избыточный код, в состав котор го входят первый и второй элементы ИЛИ, и рвый и второй элементы И-ИЛИ и сумматор по модулю два, Первый вход сумматора по, модулю два соединен с выходом вторОго элемента ИЛИ, входы которого соединены с ! выходами первого и второго элементов И-!

ИЛИ и являются первым и вторым выходами преобразователя двоичного кода в избыточный код, Первые входы первых и вторых групп первого и второго элементов И-ИМИ соединены между собой, вторые входы первых групп первого и второго элементов ИИЛИ соединены между собой, вторые входы вторых групп первого и второго элементов

И-ИЛИ соединены со вторым входом сумматора по модулю два. Третьи входы первых и вторых групп первого и второго элементов

И-ИЛИ соединены между собой, а выход первого элемента ИЛИ соединен с четвертым входом первой группы первого элемента И-ИЛИ, Причем первый и второй выходы преобразователя двоичного кода в избыточный код соединены соответственно с первым и вторым выходами устройства.

Введены сумматор-вычислитель, многоразрядный комбинационный сумматор и мультиплексор, а в каждый из блоков сумМирования входят первая группа из пятнадцати сумматоров первого порядка, вторая группа из четырех сумматоров первого порядка, первая группа из четырех полных одноразрядных сумматоров, вторая группа из трех полных одноразрядных сумматоров, третья группа из двух полных одноразрядных сумматоров и трехразрлдный комбинационный сумматор, выходы которого являются четырьмя старшими разрядными выходами блока суммирования, Информационные входы блока суммирования соединены соответственно с входами сумматоров первого порядка первой группы, четыре выхода каждого i-го из которых соединеНы с

i-ми входами соответствующих сумматоров первого порядка второй группы (1=1,15), первый выход первого сумматора первого порядка которой является первым разрядным выходом блока суммирования, Второй и третий выходы первого сумматора пер ого порядка второй группы соединены соответственно с первыми информационными рходами первого и второго полных одноразрядных сумматоров первой группы, вторые информационные входы которыми соединены соответственно с первь1м и вторым выходами второго сумматора первого, Iloрядка второй группы, третий и четвертый выходы которого соединены соответст енно с первым информационным входом третьего и входом переноса четвертого пол1786484

10

55 ных одноразрядных сумматоров первой группы. Второй разрядный выход блока суммирования соединен с выходом суммы первого полного одноразрядного сумматора первой группы, выход переноса которого соединен с входом переноса второго полного одноразрядного сумматора первой группы, выход суммы которого соединен с первым информационным входом первого полного одноразрядного сумматора второй группы, второй информационный вход которого соединен с первым выходом третьего сумматора первого порядка второй группы, . Выход суммы первого полного одноразрядного сумматора второй группы является третьим разрядным выходом блока суммирования. Четвертый разрядный выход блока суммирования соединен с выходом суммы первого полного одноразрядного сумматора третьей группы, первый информационный вход которого соединен с выходом переноса первого полного одноразрядного сумматора второй группы. Четвертый выход первого сумматора первого порядка второй группы соединен с входом переноса третьего полного одноразрядного сумматора первой группы, второй информационный вход которого соединен со вторым выходом третьего сумматора первого порядка второй группы. Третий и четвертый выходы третьего сумматора первого порядка второй группы соединены соответственно с первыми информационными входами четвертого полного одноразрядного сумматора первой группы и третьего полного одноразрядного сумматора второй группы, Выход переноса второго полного одноразрядного сумматора первой группы соединен с входом переноса второго полного одноразрядного сумматора второй группы. первый и второй информационные входы которого соединены соответственно с выходом суммы третьего полного одноразрядного сумматора первой группы и первым выходом четвертого сумматора первого порядка второй группы, второй выход которого соединен со вторым информационным входом четвертого полного одноразрядного сумматора первой группы. Выход суммы второго полного одноразрядного сумматора второй группы соединен со вторым информационным входом первого полного одноразрядного сумматора третьей группы, выход переноса которого соединен с первым информационным входом трехразрядного комбинационного сумматора, второй и третий информационные входы которого соединены соответственно с выходами суммы и переноса. второго полного одноразрядного сумматора третьей группы, вход переноса которого соединен с выходом переноса второго полного одноразрядного сумматора второй группы. Первый и второй информационные входы второго полного одноразрядного сумматора третьей группы соединены соответственно с выходом переноса третьего полного одноразрядного сумматора первой группы и с выходом суммы четвертого полного одноразрядного сумматора первой группы. Выход третьего полного одноразрядного сумматора второй группы, выходы суммы и переноса которого соединены соответственно с четвертым и пятым информационными входами трехразрядного комбинационного сумматора, шестой информационный вход которого соединен с четвертым выходом четвертого сумматора первого порядка второй группы, третий выход которого соединен со вторым информационным входом третьего полного одноразрядного сумматора второй группы блока суммирования. Причем информационные входы (2J-1)-х разрядов устройства соединены соответственно с информационными входами первого блока суммированя, а информационные входы 2j-õ разрядов устройства соединены соответственно с информационными входами второго блока суммирования (j--1,N), Выходы первого блока суммирования соединены соответственно с входами первой группы сумматора-вычислителя, входы второй группы которого соединены соответственно с выходами второго блока суммирования. Выходы сумматоравычислителя соединены соответственно с входами первой группы многоразрядного комбинационного сумматора, входы второй группы которого соединены соответственно с выходами регистра промежуточной суммы, информационные входы которого, кроме старшего разряда, соединены соответственно с выходами мультиплексора. Разрядные выходы многоразрядного комбинационного сумматора соединены со сдвигом на один разряд в сторону младших разрядов с входами первой группы мультиплексора и.со сдвигом на один разряд в сторону старших разрядов с входами второй группы мультиплексора, младший разрядный выход многоразрядного комбинационного сумматора является третьим выходом устройства, Информационные разрядные выходы промежуточных сумм мультиплексора соединены с входами псрвого элемента ИЛИ преобразователь двоичного кода в избыточный код, первый знаковый выход мультиплексора соединен с первым входом второй группы второго элемента И-ИЛИ, второй вход которой соединен со вторым знаковым выходом мультиплексора, третий

1786484

25 вертый информационные входы которого 45

50 знаковый выход которого соединен со вторым входом первой группы второго элемента И-ИЛИ, третий вход которого соединен с управляющим входом устройства, Кроме того, сумматор первого порядка содержит первую группу из четырех йолнЙх одноразрядных сумматоров, вторую группу из двух двухразрядных сумматоров и трех разрядный сумматор, причем первый, второй и третий информацион!!ыс входы сумматора первого порядка соединвнь! соответственно с входами переноса трехразрядного сумматора, первого двухразрядного сумматора и первого полного одноразрядно- го сумматора, четвертый и пятый информационные входы сумматора первого порядка соединены соответственно с первым и вторым информацонными входами первого полного одноразрядного сумматора, Шестой, седьмой и вбсьмой информационные входы сумматора первого порядка соединены соответственно с входом перекоса и первым и вторым информационными входами второго полного одноразрядного сумматора, девятый и десятый информационные входы сумматора первого порядка соединены соответственно с входами переноса второго двухразрядного сумматора и третьего полного одноразрядного сумматора, одиннадцатый и двенадцатый информационные входы сумматора первого порядка соединены соответственно с первым и вторым информационными входами третьего полного одноразрядного сумматора, Тринадцатый, четырнадцатый и пятнадцатый информационные входы сумматора первого порядка соединены соответственно с входами переноса и первым и вторым информационными входами четвертого полного одноразрядного сумматора. Выходы сумм первого и второго полных одноразрядных сумматоров соединены соответственно с первым и вторым информационными входами первого двухразрядного сумматора, третий и четсоединены соответственно с выходами переносов первого и второго одноразрядных сумматоров. Выходы сумм третьего и четвертого полных одноразрядных сумматоров соединены соответственно с первым и вторым информационными входами второго двухразрядного сумматора, третий и четвертый информационные входы которого соединены соответствейно с выходами переносов третьего и четвертого полных одноразрядных сумматоров, первые выходы первого и второго двухразрядных суммато ров соединены соответственно с первым и вторым информационными входами трехразрядного сумматора, третий и четвертый

I информационные входы которого соединаны соответственно со вторыми выходаь и первого и второго двухразрядных сумматрров, выходы переносов которых соедине!1ы соответственно с пятым и шестым информацио!!йймй" вхбдами трехразрядного сумматора, разрядные выходы и выход переноса которого являются выходами сумматора первого порядка, В основу устройства положен алгоритм суМмйрованйя на основе вычисления разрядных сумм с последующих их суммированием co сдвигом на один разряд друг относительно друга: и 2N

Z = (,, а!!2 ), (1) !

=1 J=1

2N где,>, а; 2 — i-я разрядная сумма.2N слагаJ=1 емых.

Алгоритм вычитания на основе вычисления разрядных сумм имеет вид:

n N N

Z= (, „а!!-g Ь!!)2 . (2) ! — — 1 1=-1 J— = 1

Алгоритм суммирования, начиная со старших разрядов, знакоразрядных чисел выполняетстя в два этапа. На первом этапе вычисляется промежуточная сумма

S = 2(S -2 Ci-г-2)+,"), а!!, (3).

J =1 где S — значение промежуточной суммь! в обычной двоичной системе счисления;

GJ! — I-й разряд J-слагаемого B избыточной двоичной системе счисления, На втором этайе вычисляется раз !яд . окончательной. суммы . в виде:

1, еслибы A;

С вЂ” (г+1) = 1 если, >! - А; (За)

0 в осталь ных случа ях, . где А — коэффициент, обуславливающий выделение весового разряда результата со знаком, выбирается из соотношения:

N+1 A<2", где I=iogzN.

В логической форме Ci(r+1) записываеТся, как: и

C(+J;-(i+1)= 3 н 3 (3 н 2 v 3 н 1 0 Я!);

i=1

С I-(+ц=3 н 3 (3 н 2 v 3 н 1), (-)

I где 3 н 1, 3 н 2, 3 н 3, 3! — три знаковых I1 i— значащие разряды промежуточной суммы

i=1,ï, n-logzN.

При N=16 алгоритм суммирования имеет вид: ! !1 5 16

S=2(S -2 Ci-r) + g а!!, J=1

1786484

Ci — 5 =

3r>

1, еслибы 17;

1, еслибы — 17; (3а)

0 в остальных случаях, В логической форме С -5 записывается в виде

C+ i-5= 3 н 3 (3 н 2 v 3 н 1 (Si vS2 v Яз)

С()i 5=3 н 3 (3 н 2 v 3 н 1), Алгоритм суммирования старшими разрядами вперед 2N чисел, представленных в дополнительных кодах, выполняется в два этапа, На первом этапе вычисляется промежуточная сумма

2N

2(S — 2"+ Ci-2(г+2) ) + g а), (4)

) —— 1

На втором этапе вычисляется разряд окончательной суммы

1, еслибы А;

Ci — (2r+3) — 1, если Si -А;

0 в остальных случаях, (4а)

При технической реализации алгоритма необходимо выполнить размножение знаков на (log2N+2) разрядов во всех слагаемых с последующим подсчетом, начиная со старших разрядов, количества знаковых (единичных) разрядов в каждой разрядной сумме и суммирование этих разрядных сумм со сдвигом на один разряд друг относительно друга, в процессе размножения знаков C1=0, Процесс суммирования старшими разрядами вперед N чисел, представленных в дополнительных кодах, поясним на примере.

Пример а1=1.1010; а2=1.0101; аз=1.0101; а4=0,1001

При N=4 алгоритм суммирования имеет вид:

$=2(Я -2 С;-в) + g a;;; ! — — 1

1. если$ > 5;

Сi — 7 = 1, если Si -5;

0 в остальных случаях, Количество знаковых разрядов определится (!о924+2)=4 для каждого слагаемого.

Техническая реализация алгоритма . подробно поясняется (см. таблицу).

Сущность предлагаемого изобретения поясняется чертежами, где на фиг.1 — универсальное суммирующее устройство, на фиг.2 — многовходовой блок суммирования, на фиг.3 — многовходовой одноразрядный сумматор первого порядка, на фиг.4 — узел формирования разрядов окончательной суммы.

Устройство (фиг.1) содержит 111, 112,...,1N1 1N2 — информационные входы приема равновесовых разрядов множества чисел, представленных в дополнительных кодах, при этом для знакораэрядных чисел

111, 121,",1й1 - входы приема положител ьных равновесовых разрядов 112, 122;.„,1N2входы приема отрицательных равновесовых разрядов, 21 22 — блоки суммирования, 3— многоразрядный сумматор-вычитатель, 4— узел формирования разрядов окончательной суммы. 5 — вход приема признака суммирования, 6 — управляющий вход приема тактовых импульсов, 7 — управляющий вход приема сигнала установки "0", 8 — вход признака выделения знакоразрядных кодов, 9— управляющий вход приема сигнала выделения значащих разрядов, 101 — выход выдачи разрядов суммы (разности) в обычной двоичной системе счисления, 102, 10з — выходы выдачи разрядов суммы в избыточной двоичной системе счисления в виде(тернарного кода (0+1}) положительных, отрицательных разрядов соответственно. М ноговходовой блок суммирования (фиг.2) содержит: две группы многовходовых сумматоров первого порядка 111-111; 121 — 124; три группы элементов суммирования соответственно 131—

134; 141 — 14з; 151, 15z трехразрядный сумматор 16. Многовходовой сумматор первого.порядка (фиг.3) содержит; группу элементов суммирования 171 — 174. два двухразрядных сумматора 181, 182, один трехразрядный сумматор 19. Узел формирования разрядов окончательной суммы (фиг,4) содержит: многоразрядный сумматор 20, мультиплексор 21, регистр 22, элемент ИЛИ 23, сумматор по модулю два 24, элементы 2И-ИЛИ 251, 252, элемент И 26, С внешними устройствами универсальное суммирующее устройство (фиг.1) соединено посредством входов 111,112,...,1ы1,1м2 и выходов 101-10з, При этом входы 111 — 11ч1 соединены соответственно со входами многовходового блока суммирования 21, входы 112 1N2 — со входами многовходового блока 22. Выходы блоков 21, 22 соединены соответственно со входами первой и второй группы многоразрядного сумматора-вычислителя 3. Выходы сумматора-вычислителя соединены со входами узла формирования окончательной суммы 4. В многовходовом 12

20

При этом первые выходы многовходово- 25 го сумматора 12 элементов суммирования

40 с вторым входом первой схемы И элемента

251, первым входом первой схемы И элемен- 50 блоке суммирования (фиг.2) первые-четвертые выходы первого-пятнадцатого многовходовых сумматоров 11 > — 11 соединены с соответствующими первыми одноименными входами первого-четвертого многовходовых сумматоров 121-124 выходы которых, кроме первогО выхода многовходового сумматора 12 соединены с одноименными входами элементов суммирования первой группы 131 — 134, элементов суммирования второй группы 141 — 14з, выходы элементов суммирования первой группы 13) — 13а кроме первого выхода первого элемента суммирования 131 соединены с одноименными входами элементов суммирования второй группы 141 — 14з, выходы которых, кроме первого выхода первого элемента 14, соединены с одноименными входами элементов суммирования третьей группы 151, 152, одноименными входами трехразрядного сумматора

16, другие входы которого соединены с соответствующими одноименными выходами элементов суммирования третьей группы

151, 15, 13), 14), 15 трехразрядного сумматора 16 являются выходами многовходового блока суммирования, .

В узле формирования окончательной суммы (фиг,4) выходы многоразрядного сумматора 20 соединены со сдвигом влево на один разряд с одной группой входов мультиплексора 21 и со сдвигом вправо на один разряд со второй группой входов мультиплексора 21. Входы элемента ИЛИ 23, группа входов регистра 22 соединены с группой выходов (A-значащими разрядами промежуточной суммы) мультиплексора 21, младший разряд которого (подключается мультиплексором при суммировании, начиная с младших разрядов) соединен с последним входом регистра промежуточной суммы 22, . выходы которого соединены со входами одной группы многоразрядного сумматора 20

Выход элемента ИЛИ 23 соединен с одним входом первой схемы И элемента 25 . Первый выход знака мультиплексора соединен та 252 и вторым входом регистра 22, Второй выход знака мультиплексора 21 соединен с одним входом второй схемы И элемента 25, второй схемы И элемента 252 с вторым входом элемента 24, один вход которого соединен с выходом элемента 16, входы которого соединены с выходами элементов 25, 25 .

Выход элемента 24 соединен с первым входом регистра 22, Третий выход знака мультиплексора 21 соединен непосредственно с

35 вторыми входами схем И элемента 25 и через инверторы с третьим входом первой схемы И и вторым входом второй схемы N элемента 25>. Выходы элементов 25, 21 соединены с выходами устройства 10, 10з соответственно.

Устройство работает в следующих режимах:

B режиме поразрядного суммирования, начиная с младших разрядов, массива чисел, представленных в обычной двоичной системе счисления.

В режиме поразрядного вычитания, начйная с младших разрядов, массива чисел, представленных в обычной двоичной системе счисления, В режиме поразрядного суммирования, начиная со старших разрядов, массива чисел, представленных в избыточной двоичной системе счисления,

В режиме поразрядного суммирования, начиная со старших разрядов, массива чисел, представленных в дополнительных кодах, Рассмотрим работу устройства в каждом отдельном режиме, В режиме поразрядного суммирования, начиная с младших разрядов, предварительно настраивается сумматор-вычислитель 3 на режим суммирования по йризнаку, поступающему на вход

5, Мультиплексор 21 настраивается на сдвиг, информации в сторону мла, ших разряДов на один разряд по сигналу, поступающим на вход 9. Сбрасывается в нуль регистр 22 сигналом, поступающим на вход 7, Затем на входы 1 I1-1iz поступают равновесовые разряды в обычной двоичной системе счисления, При этом в блоках 2>, 2 выполняется параллельное вычисление разрядных суйм, начиная с младших разрядов, с последую щим суммированием в сумматоре 20 поразрядных сумм со сдвигом на один разряд друг относительно друга мультиплексором

21 совместно с регистром 22 в соответствии с алгоритмом (1), Результат вычисления выдается последовательно, начйная с младLUMx разрядов, из выхода 101 в обычной двоичной системе счисления, В режиме поразрядного вычитания, на1 чиная с младших разрядов, предварител ьнo настраивается сумматор-вычитатель 3 на

1 режим вычитания па признаку, поступающему на вход 5, Мультиплексор 21 настраивается на сдвиг информации в сторону младших разрядов на один разряд, Блокируются элементы 25, 25 . Сбрасывает я в нуль регистр 22, Затем на входы 1 -1щ поступают равновесовые разряды B о ычной двоичной системе счисления. Выполняется в блоках 2, 22 параллельное

14

1786484

15 вычисление разрядных разностей, начиная с младших разрядов, с последующим суммированием в сумматоре 20 поразрядных разностей со сдвигом сумм на один разряд друг относительно друга мультиплексором

21 совместно с регистром 22 в соответствии с алгоритмом (2). Результат вычисления выдается последовательно,:начиная с младших разрядов, из выхода 101 в обычной . двоичной системе счисления.

В режиме суммирования знакоразрядных чисел предварительно настраивается сумматор-вычислитель на режим вычитания. Мультиплексор 21 настраивается на сдвиг информации в сторону старших разрядов на один разряд. На вход 9 элементов

251, 25z поступает сигнал выделения знача щих разрядов результата вычисления, На входы 111,1z1,...,1щ — поступают, начиная со старших разрядов, положительные равновесовые разряды знакоразрядных чисел, а на входы 112,122„.,1м2 — отрицательные равновесовые разряды. При этом в блоках 21,2z вычисляются промежуточные разрядные суммы, начиная со старших разрядов, с последующим суммированием в сумматоре 20 поразрядных промежуточных сумм со сдвигом этих промежуточных сумм s сторону старших разрядов мультиплексором 21 совместно с регистром 22 в соответствии с алгоритмом (3). Результат промежуточных разрядных сумм S поступает в преобразоI ватель кода. В преобразователе кода анализируются элементами 2И-ИЛИ 251, 252 три знаковые и и значащие разряды S . В результате анализа формируется знакоразрядный код (О "1) суммы CI-(<+1) в соответствии с алгоритмом (За), При этом (+1) выдается (из выхода102) элементом 2ИИЛ И 251, когда результата промежуточной суммы S больше или равен А, т.е, когда выполняется условие S > А, а (-1) выдается . (из выхода 10з) элементом 2И-ИЛИ 252, ког1 . да результат промежуточной суммы S --А, В остальных ситуациях элементами2И-ИЛИ выдаются нули. При выдаче (+1) сумматором

24 по модулю два вырабатывается сигнал

I коррекции знака промежуточной суммы S c (+1) на (-1) и, наоборот, при выдаче (-1) вы1 рабатывается сигнал коррекции знака S с (-) на(+), причем сигнал коррекции знака промежуточной суммы S вырабатывается, если

I г+1 г+1 выполняется условие N+1

В режиме суммирования, начиная со старших разрядов, чисел представленных в

55 дополнительных кодах, сумматор-вычислитель 3 настраивается на режим суммирования, Мультиплексор настраивается на сдвиг информации в сторону старших разрядов на один разряд. На вход 9 элементов 251, 25z поступает сигнал выделения значащих разрядов результата вычисления, На входы 1111ы поступают, начиная со старших разрядов, равновесные разряды массива чисел, представленные в дополнительных кодах. Процесс суммирования подробно поясняется на приведенном примере и поэтому в заявке не описывается, Использование предложенного устройства позволит расширить функциональные возможности по сравнению с известным техническим решением за счет выполнения операций суммирования-вычитания над числами, представленными в различных системах счисления (в обычной двоичной системе счисления и избыточной знакораэрядной двоичной системе счисления), за счет различных способов приема-передачи данных: младшими разрядами вперед обычных кодов; старшими разрядами вперед энакоразрядных кодов и приема старшими разрядами в перед чисел, представленных в дополнительных кодах. Кроме того, использование предложенного сумматора позволит разрабатывать принципиально новые высокопризводительные ортогональные многопроцессорные системы вертикальной обработки, Где данные хранятся в ортогональной памяти в обычной двоичной системе счисления (что экономит обьем памяти), а обработка выполняется старшими (младшими) разрядами вперед.

Это позволит повысить быстродействие за счет распараллеливания процесса вычисления до поразрядных сумм, а также за счет совмещения во времени процессов обработки и обмена информацией. При этом при достижении заданной точности вычисления можно прекатить. При такой организации вычислений отпадает принципиальная необходимость в организации плавающей запятой.

Формула изобретения

1. Универсальное суммирующее устройство, содержащее первый и второй блоки суммирования, регистр и ромежуточной суммы и преобразователь двоичного кода в избыточный код, в состав которого входят первый и второй элементы ИЛИ, первый и второй элементы И-ИЛИ и сумматор по модулю два, первый вход которого соединен с выходом второго элемента ИЛИ, входы которого соединены с выходами первого и второго элементов И-ИЛИ и являются первым и вторым выходами преобразователя двоичного кода в избыточный код, первые входы

1786404

16 первых и вторых групп первого и второго элементов И-ИЛИ соединены между собой, вторые входы первых групп первого и второго элементов И-ИЛИ соединены между собой, вторые входы вторых групп первого 5 и второго элементов И-ИЛИ соединены с вторым входом сумматора по модул Ю два, третьи входы первых и вторых групп первого и второго элементов И-ИЛИ соединены между собой, а выход первого элемента 10

ИЛИ соединен с четвертым входом первой группы первого элемента И-ИЛИ, причем первый и второй выходы преобразователя двоичного кода в избыточный код соединены соответственно с первым и вторым вы- l5 ходами устройства, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных воэможностей эа счет выполнения операции суммирования чисел, представленных в двоичной системе счисления, в него введе- 20 ны сумматор-вычитатель, многоразрядный комбинационный сумматор и мультиплексор, а в каждый из блоков суммирования входят первая группа из пятнадцати сумматоров первого порядка, вторая группа иэ 25 четырех сумматоров первого порядка, первая группа из четырех полных одноразрядных сумматоров, вторая группа из трех полных одноразрядных сумматоров, третья группа из двух полных одноразрядных сум- 30 маторов и трехраэрядный комбинационный сумматор, выходы которого являются четырьмя старшими разрядными выходами блока суммирования, информационные входы которого соединены соответственно с 35 входами сумматоров первого порядка первой группы, четыре выхода каждого 1-ro из которых соединены с I-ми входамй соогветствующих сумматоров первого порядка второй группы (i= 1,15), первый выход первого 40 сумматора пе рв о го порядка которой является первым разрядным выходом блока суммирования, второй и третий выходы первого полных одноразрядных сумматоров первой группы, вторые информационные входы которых соединены соответственно с первым и вторым выходами второго сумматора пер вого порядка второй группы, третий и четвертый выходи которого соединены соответственно с первым информациоинным входом третьего и входом переноса чет50 вертого полных одноразрядных сумматоров 55 первой группы, второй разрядный выход блока суммирования соединен с выходом суммы первого полного одноразрядного сумматора первой группы, выход переноса которого соединен с входом переноса вто. сумматора первого порядка второй группы соединены соответственно с первыми ин- 45 формационнымй входами первого и второго рого полного одноразрядного сумматора первой группы, выход суммы которого с единен с первым информационным входом первого полного одноразрядного сумматора второй группы, второй информационный ! вход которого соединен с первым выходом третьего сумматора первого порядка второй группы, выход суммы первого полного одно1 разрядного сумматора второй группы явЛяется третьим разрядным выходом блока суммирования, четвертый разрядный выХод которого соединен с выходом суммы пер ого полного одноразрядного сумматора третьей группы, первый информационный вход которого соединен с выходом переноса первого полного одноразрядного сумматора второй группы, четвертый выход первого сумматора первого порядка второй группы соеди ен с входом переноса третьего полного одно! разрядного сумматора первой группы. второй информационный вход котор0го соединен с вторым выходом третьего сумматора первого порядка второй группы, третий и четвертый выходы которОго

Соединены соответственно с первыми ин-формационными входами четвертого полного одноразрядного сумматора первой группы и третьего полного одноразрядн го сумматора второй группы, выход перен са второго полного одноразрядного суммат ра первой группы соединен с входом переноса второго полного одноразрядного сумматОра второй группы, первый и второй информационные входы которого соединены соЬтветственно с выходом суммы треть го полного одноразрядного сумматора первой группы и первым выходом четвертого сумматора первого порядка второй группы, второй выход которого соединен с вторым информационным входом четвертого и лного одноразрядного сумматора пер ой группы, выход суммы втОрого полного од оразрядного сумматора второй группы cbeдинен с вторым информационным входом первого полного одноразрядного сумматора третьей группы, выход переноса кото эого соединен с первым информационн4 м входом трехразрядного комбинационного сумматора, второй и третий информационные входы которого соединены соответственно с выходами суммы и перен са второго полного одноразрядного суммат ра третьей группы, вход переноса которого соединен с выходом переноса второго полного одноразрядного сумматора вто ой группы, первый и второй информацион ые входы второго полного одноразрядн го сумматора третьей группы соединены сооответственно с выходом переноса треть го полного одноразрядного сумматора первой

1786484

5

15

25

55 группы и с выходом суммы четвертого полного одноразрядного сумматора первой группы, выход переноса которого соединен с входом переноса третьего полного одноразрядного сумматора второй группы, выходы суммы и переноса которого соединены соответственно с четвертым и пятым информационными входами трехразрядного комбинационного сумматора, шестой информационный вход которого соединен с четвертым выходом четвертого сумматора первого порядка второй группы, третий выход которого соединен с вторым информационным входом третьего полного одноразрядного сумматора второй группы блока суммирования, причем информационные входы (2j-1)-х разрядов устройства соединены соответственно с информационными входами первого блока суммирования, а информационные входы 2j-х разрядов устройства соединены соответственно с информационными входами второго блока суммирования (j= 1,N), выходы первого блока суммирования соединены соответственно с входами первой группы сумматора-вычитателя, входы второй группы которого соединены соответственно с выходами второго блока суммирования, выходы сумматора-вычитателя соединены соответственно с входами первой группы многоразрядного комбинационного сумматора, входы второй группы которого соединены соответственно с выходами регистра промежуточной суммы, информационные входы которого, кроме старшего разряда, соединены соответственно с выходами мультиплексора, разрядные выходы многоразрядного комбинационного сумматора соединены со сдвигом на один разряд в сторону младших разрядов с входами первой группы мультиплексора и со сдвигом на один разряд в сторону старших разрядов с входами второй группы мультиплексора, младший разрядный выход многоразрядного комбинационнного сумматора является третьим выходом устройства, информационные разрядные выходы промежуточных сумм мультиплексора соединены с входами первого элемента ИЛИ преобразователя двоичного кода в избыточный код, первый знаковый выход мультиплексора соединен с первым входом второй группы второго элемента И-ИЛИ, второй вход которой соединен с вторым знаковым выходом мультиплексора, третий знаковый выход которого соединен с вторым входом первой группы второго элемента И-ИЛИ, третий вход которой соединен с управляющим входом устройства.

2. Устройство по п,1, о т л и ч а ю щ е ес я тем, что сумматор первого порядка содержит первую группу из четырех полных одноразрядных сумматоров, вторую группу из двух двухразрядных сумматоров и трехразрядный сумматор, причем первый, второй и третий информационные входы сумматора первого порядка соединены соответственно с входами переноса трехразрядного сумматора, первого двухразрядного сумматора и первого полного одноразрядного сумматора, четвертый и пятый информационные входы сумматора первого порядка соединены соответственно с первым и вторым информационными входами первого полного одноразрядного сумматора, шестой, седьмой и восьмой информационные входы сумматора первого порядка соединены соответственно с входом переноса и первым и вторым информационными входами второго полного одноразрядного сумматора, девятый и десятый информационные входы сумматора первого порядка соедине.ны соответственно с входами переноса второго двухразрядного сумматора и третьего полного одноразрядного сумматора, одиннадцатый и двенадцатый информационные входы сумматора первого порядка соединены соответственно с первым и вторым информационными входами третьего полного одноразрядного сумматора, тринадцатый, четырнадцатый и пятнадцатый информационные входы сумматора первого порядка соединены соответственно с входом переноса и первым и вторым информационными входами четвертого полного одноразрядного сумматора, выходы сумм первого и второго полных одноразрядных сумматоров соединены соответственно с первым и вторым информационными входами первого двухразрядного сумматора, третий и четвертый. информационные входы которого. соединены соответственно с выходами переносов первого и второго полных одноразрядных сумматоров, выходы сумм третьего и четвертого полных одноразрядных сумматоров соединены соответственно с первым и вторым информационными входы которого соединены соответственно с выходами переносов третьего и четвертого полных одноразрядных сумматоров, первые выходы первого и второго двухразрядных сумматоров соединены соответственно с первым и вторым информационными входами трехразрядного сумматора, третий и четвертый информационные входы кото рого соединены соответственно с вторыми выходами первого и второго двухразрядных сумматоров, выходы переносов которых соединены соответственно с пятым и шестым информационными входами

1786484

20 трехразрядного сумматора, разрядные выходы и выход переноса которого явля отся выходами сумматора первого порядка.

1786484

Фиа.З

Составитель В.Тарануха

Техред М.Моргентал Корректзр Н,Гунько

Редактор

Производственно-изда ельский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

Заказ 248 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5