Элемент памяти

 

Изобретение относится к цифровой вычислительной технике и может быть использовано в микросхемах программируемой логики. Целью изобретения является упрощение элемента памяти. Поставленная цель достигается тем, что исток второго нагрузочного транзистора 4 соединен с истоком первого нагрузочного транзистора 3. Это позволяет выполнить связь транзистора 2 с разрядной шиной 10 только на одном транзисторе связи 5 с одной адресной шиной 9. 1 ил., 1 табл.ff

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)5 6 11 С 11/40

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

„Адресная шона

„0взря8ная шона

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4836009/24 (22) 09,04.90 (46) 07.01.93. Бюл. М 1 (71) Производственное объединение Тамма" (72) С.Н.Венжик и А.П.Рыбалко (56) Алексенко А.Г, Шагурин И.И. Микросхемотехника. — М.: Ра4ио и связь, 1982, с.225. рис.7.7,а.

Авторское свидетельство СССР

М 541197, кл. 6 11 С 11/40, 1974. (54) ЭЛЕМЕНТ ПАМЯТИ

„„5U„„1786508 А1

2 (57) Изобретение относится к цифровой вычислительной технике и может быть исполь зовано в микросхемах программйруемой логики. Целью изобретения является упро- щение элемента памяти. Поставленная цель достигается тем, что исток второго-нагр уэоч- ного транзистора 4 соединен с истоком первого нагрузочного транзистора 3, Это позволяет выполнить связь транзистора 2 с разрядной шиной 10 только на одном транзисторе связи 5 с одной адресной шийой 9.

1 ил., 1 табл. //

1786508

Изобретение относится к цифровой тех- на разрядную — низкий потенциалы. Первый нике и может быть использовано в микросхе- N-канальный МОП-транзистор запирается, мах программируемой ло«гики, динамически а первый Р-канальный MOIL-транзистор отреконфигурируемых БИС, микропроцессорах крывается, При записи Лог,1 на разрядную и прочих устройствах обработки дискретной 5 шину подается высокий потенциал, понижаинформациис использованиемоперативного ется напряжение. питания ячейки до некотозапоминающего устройства (03Y) в качеств6 рого промежуточного уровня и лишь после управляющей памяти. этого, по шине адреса подается импульс

B известных схемах несимметричных выборки, Первый N-канальный МОП-транячеек памяти на основе комплементарных 10 зистор открывается, а первый P-канальный

MOll-транзисторов используется биста- MOil-транзистор запирается, бильйая статическая ячейка и схема-управ- . Известна сХема ячейки памяти на компления записью в- и считыванием из- ячейкй. лементарных МОП-трайзисторах, содержаПостроение на их основе управляющего щая первый и второй нагруэочныеэлементы

ОЗУ влечет за собой либо из- точность це- 15 íà P-канальных МОП-транзисторах, первый и пей управления выраженную в введении до- второй ключевые элементы и элемент связи и on н ител ь н ы х бл о ко в, позволя ю щих íà N-канальных МОП-транзисторах, причем организовать цикл записи Лог.О и Лог,1 в стоки транзисторов. первых нагрузочного и бистабильную ячейку памяти, что в целом ключевого элементов объединены и подснижает быстродействие микросхемы, либо. 20 ключены к затворам MOll-транзисторов втополучение различных уровней Лог.О нв" вы-" рых нагруэочного и ключевого элементов и ходах Q и /Q, чтО в условиях управляющего " стоку транзистора элемента связи, исток и

ОЗУ может привести "к искажению сигнала "затвор"которого подключены соответственуправления поступающего с данного АЗУ. но к разрядной и адресной шинам ячейки, Повйшение быстродействия при эапи- 25 истоки транзисторов нагрузочных элемен-. си информации в ячейку па«мяти с и«спользО= тов подключены к шине питания ячейки, ис. ванием минимальных схемотехнических " -" ток транзистора второго ключевого затрат и "формированйе йдентичных знач6-" элемента подключен к шине нулевого поний выходного управляющего"сигнала "на-" "тенциала ячейки,.а его сток соединен со выходах Qи /QóïðàâëÿþùåãîОЗУявляется 30 стоком транзистора второго нагрузочного актуальной задачей, — элемента и затворами транзисторов первых

Задача йредполагаемого изобретения нагрузочного и ключевого элементов, треть— повышение технико-экономических ха- его ключевого элемента на P-канальном рактеристик цифровых микросхем(повйше- МОП-транзисторе затвор и исток которого ние надежности, уменьшение габаритов и 35 подключены соответственно к разрядной . стоимости иэделия за счет изменения схе- шине и шине нулевого потенциала ячейки, а

,. ."мы элемента памяти построенной на основе сток — подключен к истоку транзистора пер,, . комплементарных MOll-транзисторов). ваго ключевого элемента, .

Известна схема несимметричной КЛОП Недостатком данной схемы является отячейки памяти, состоящая из первых М- и 40 личие уровня Лог.О на выходах Q и /Q.

P-канальных МОП-транзисторов, стоки ко- Различие уровней Лог,О на выходах Q u

«.торых объединены и соединены с затворами /Q связано с использованием в качестве ,, вторых N- и Р-канальных МОП-транзисто- третьего ключевого элемента P-каналь:. ров, стоки которых, в свою очередь, объеди- ного МОП-транзистора, Так как P-канальнены и соединены с затворами первых N-и 45 ный МОП-транзистор с искажением

P-канальных MOll-транзисторов и стоком передает уровень Лог.О, то значение напрятретьего N-канального MOll-транзистора, жения Лог,О на выходе Q можно определить

- .. «исток и затвор которого соответственно со- по формуле

- единены с разрядной шиной и шиной адре- И..„о=î,-u.. (1) са, а его подложка, как и подложки первого 50 где U,>, — напряжение Лог.О на выходе и второго N-канальных МОП-транзисторов, ячейки памяти. так же их истоки соединены с "общей": цз. — напряжение на затворе третьего шиной, шины."питание", с которой соедине- - ключевого транзистора; ны йстоки и подложки первого и второго Ол . — пороговое напряжение третьего

Р-канальных МОП-транзисторов. ключевого транзистора.

Недостаткомданной схемы является от- . Если в ячейку памяти записан Лог.0 а личие при записи сиг алов Лог.О и Ло 1 в сама ячейка находится в режиме хранения

ЯчейкУ памЯти, что пРиводит к вРеменным информации или управления каким-либо потерям в цикле записи. Так, при записи объектом, (третий ключевой элемент нахоЛог.О на шину адреса подается высокий, а

1786508 дится в открытом состоянии), как следует из формулы (1) напряжение Лог.О на выходе Q ячейки памяти будет равно Unop. третьего ключевого транзистора, что затрудняет использование данного выхода ячейки памяти дальше в схеме. . Наиболее близким по технической сущности является схема элемента памяти, содержащая два запоминающих транзистора с каналом N-типа, два нагрузочных транзистора с каналом P-типа, транзистор связи с каналом N-типа, ключевой транзистор с каналом N-типа, исток которого соединен с истоком первого запоминающего транзистора и подключен к шине нулевого потекциала, затвор подключен к первой адресной шине, а сток соединен с истоком второго запоминающего транзистора, затвор которого соединен со стоками первого запоминающего и первого нагрузочного транзисторов и с затвором второго нагрузочного транзистора, сток которого соединен с затворами первого запоминающего и первого нагрузочного транзисторов, со стоком второго запоминающего транзистора, стоком транзистора связи, затвор которого подключен ко второй адресной шине, а исток — к разрядной шине, исток первого нагрузочного транзистора подключен к шине питания.

Недостатком данной схемы является избыточность схемы управления записью ви считыванием из- ячейки памяти, обусловленная наличием второго элемента связи и второго ключевого элемента выполненных на Р-канальных МОП-транзисторах. Так как подвижность основных носителей у P-ка нального МОП-транзистора приблизительно в два раза меньше, чем у N-канального, и для получения приблизительно одинаковых значе..ний крутизны, P-канальный транзистор следует изготавливать с эффективной шириной канала в два раза большей; чем й-канальный, то наличие таких элементов в схеме понижает вероятность получения годного элемента памяти, так как приводит к увеличений ее эффективной площади.

Цель изобретения — упрощение элемента памяти.

Поставленная цель достигается тем, что в элемент памяти, содержащий два запоминающих транзистора с каналом N-типа, два нагрузочных транзистора с каналом Р-типа, транзистор связи с каналом й-типа, ключевой транзистор с каналом N-типа, исток которого соединен с истоком первого запоминающего транзистора и подключен к шине нулевого потенциала, затвор подключен к первой адресной шине, а сток соединен с истоком второго запоминающего транзистора, затвор которого соединен со стоками первого запоминающего и первого нагрузочного транзисторов и с затвором второго кагрузочного транзистора, сток

5 которого соединен с затворами первого запоминающего и первого нагрузочного транзисторов, со стоком второго запоминающего транзистора, стоком трайзистора связи, затвор которого подключен

10 ко второй адресной шине, а исток — к разрядной шине, исток первого нагрузочного транзистора подключен к шине питания; дополнительно введена связь истока второго нагрузочного транзистора-с истоком перво15 го нагрузочного транзистора.

Положительный эффект (уменьшение эффективной площади кристалла путем уп- рощения схемы ячейки памяти) достигается тем, что в предлагаемой схеме элемента па20 мяти введение связи истока второго нагрузочного транзистора с истоком первогонагрузочного транзистора позволяет йсключить второй транзистор связи с каналом

P-типа и второй ключевой элемент с кана25 лом P-типа, при этом функциональные возможности ячейки памяти не изменяются.

На чертеже приведена схема предлагаемого элемекта памяти на основе комплементарных МОП-транзисторов.

30 Элемент памяти, содержащий два запоминающих транзистора с каналом N-типа

1 и 2; два нагрузочных трайзистора с каналом P-типа 3 и 4, транзистор связи 5 с каналом N-типа, ключевой транзистор 6 с

35 каналом N-типа, исток которого соединен с истоком первогО запоминающего транзистора 1 и подключен к шине нулевого потен- циала 7, затвор подключен к первой адресной шине 8, а сток соединен с истоком

40 второго запоминающего транзистора 2, затвор которого соединен со стоками первого запоминающего 1 и первого нагрузочного 3 транзисторов и с затвором второго Нагрузочного транзистора 4, сток которого соеди45 нен с затворами первого запоминающего 1 и первого нагрузочного 3 транзисторов, со стоком второго запоминающего транзистора 2, стоком транзистора связи 5, затвор которого подключен ко второй:адресной ши50 не 9, а исток — к разрядной шине 10, исток первого нагрузочного транзистора 3 подключен к шине литания 11, а исток второго нагрузочного транзистора 4 соединен с истоком первого нагрузочного транзистора 3.

55 Элемент памяти работает следующим образом.

При записи Лог,О:

На вход 10 "Разрядная шина" подается напряжение Лог.О, ка "Адресную шину 2" 9 — Лог.1, а на "Адресную шину 1" 8- напря1786508 жение Лог,О. По приходу Лог.1 и Лог.О на затворы транзистора связи 5 и ключевого транзистора 6 соответственно, транзистор связи 5 открывается, а ключевой транзистор

6 закрывается. Так как — канальный МОПтранзистор без искажения передает Лог.О, то напряжение на затворах транзисторов 3 и 1 шунтируется Лог,О, приходящим со входа 10 "Разрядная шина" через транзистор связи 5. Появление Лог.О на затворах транзисторов 3 и 1 приводит к включению нагрузочного транзистора 3 и выключению запоминающего транзистора 1.

Включение первого нагрузочного транзистора 3 вызывает появление Лог.1 в точке соединения стоковых областей транзисторов 3 и 1, и, следовательно, напряжения высокого уровня на затворах транзисторов

4 и 2. Появление Лог.1 на затворах транзисторов 4 и 2 приводит к выключению нагрузочного транзистора 4 и включению запоминающего транзистора 2. Вследствие этого заряд образующийся в точке соединения стоковой области транзистора 6 и истоковой области транзистора 2 рассасывается через транзисторы 2 и 5 на "Разрядную шину" 10, в напряжение в точке соединения транзисторов 6 и 2 уменьшается, По оконча нию действия сигнала Лог.1, приходящего на "Адресную шину 2" 9 и Лог.О, приходящего на "Адресную шину 1" 8, транзистор связи 5 закрывается, а ключевой транзистор 6 открывается, подтверждая напряженйе низкого уровня на истоке запоминающего транзистора 2..

При записе Лог.1:

На "Разрядную шину" 10 подают напряжение Лог.1, а на шины 9 и 8, как и в случае записи Лог.О соответственно Лог.1 и Лог,О, По приходу Лог,1 на затвор транзистора связи 5 он открывается, а Лог.0 приходящий по "Адресной шине 1" 8 закрывает ключевой транзистор 6, Выключение транзистора 6 приводит к отрыву истоковой области запоминающего транзйстора 2 от шины нулевого потенциала 7, и таким образом исключает возможность шунтированйя напряжения высокого уровня приходящего с "Разрядной шины" 10, через транзистор связи 5, на затворы транзисторов 3 и 1. Несмотря на то, что транзистор связи 5 передает с искажением напряжение Лог.1 (Ucc — Unopg) это, в конечном итоге, не влияет на переключение транзисторов 3 и 1. Появление напряжения высокого уровня на затворе запоминающего транзистора 1 (большего U«q ) приводит к его включению и появлению напряжения

Лог.О на затворах транзисторов 4 и 2, нагрузочный транзистор 3 при этом закрывается. ра) выключенного по истоковой цепи запо5 минающего транзистора 2. Включение

25

35

50

55 эффективную площадь ячейки памяти на

25, что в свою очередь ведет к уменьшению линейных размеров БИС в целом и положительно отразится на повышении. надежности микросхемы.

Появление Лог.О на затворах транзисторов

4 и 2 приводит к включению нагруэочного транзистора 4 и выключению(по цепи затвонагрузочного транзистора 4 приводит к подтверждению записываемого в ячейку напряжения Лог.1. По окончанию сигнала. разрешения (напряжение на входе "Адресная шина 2" 9 меняется с Лог.1 в Лог.О, а на входе "Адресная шина 1" 8 с Лог.О в Лог.1) транзистор связи 5 закрывается, а ключевой транзистор 6 включается, Включение транзистора 6 не влияет на схему, так как запоминающий транзистор 2 заперт по цепи затвора напряжением Лог.О.

При считывании информации:

Возможны два режима считывания информации записанной в предлагаемую ячейку памяти..

Режим управления объектом.

Так как данная ячейка памяти предназначена для работы в качестве ячейки управляющего ОЗУ, то цепи записи и считывания информации разграничены. При управлении объектом электронных схем (например: элементами коммутации или выступая в качестве источника опорного сигнала) выходные напря>кения с ячейки можно "снимать" с точек: прямой сигнал ("Вых. Q") — точка соединения стоковых областей транзисторов 4 и 2; инверсный сигнал ("Вых./Q")— точка соединения стоковых областей транзисторов элементов 3 и 1.

Режим контрольного считывания информации, При появлении Лог.1 на "Адресных шинах" 8 и 9 транзистор связи 5 и ключевой транзистор 6 открываются. Ранее записанная информация (Лог.О или Лог.1) через транзистор связи 5 поступает на "Разрядную шину" 10, которая в данном случае является выходом Q ячейки памяти. При таком считывании Лог.О с ячейки считывается без искажений, а Лог.1 считывается пониженной на Опор.N.. Предлагаемая ячейка памяти является статической, вследствие чего считывание можно осуществлять многократно.

В таблице приведены режимы функционирования заявляемой ячейки памяти.

По сравнению с наиболее близким техническим решением предлагаемое техническое решение позволяет уменьшить

1786508

Состояние т анзисто а

Состояние на вхо ах

Режим ключевого т анзисто а 6

Адресная шина Адресная шина

1 2 связи 5

Запись информации в ячейк памяти

Зак ыт

Отк ыт

Хранение информации в ячейке памяти

Зак ыт

Отк ыт

Контрольное считывание ин о ма ии

Отк ыт

Отк ыт

Составитель С. Венжик

Техред M.Ìîðãåíòàë Корректор Э, Лончакова

Редактор

Заказ 249 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35,, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина, 101

Формула изобретения

Элемент памяти, содержащий два запоминающих транзистора с каналом п-типа, . два нагрузочных транзистора с каналом ртипа, транзистор связи с каналом п-типа, ключевой транзистор с каналом п-типа, исток которого соединен с истоком первого запоминающего транзистора и подключен к шине нулевого потенциала, затвор подключен к первой адресной шине, а сток соединен с истоком второго запоминающего транзистора, затвор которого соединен со стоками первых запоминающего и нагрузочного транзисторов и с затвором второго нагрузочного транзистора, сток которого соединен с затворами первых запоминающего и нагрузочного транзисторов, со сто5 ком второго запоминающего транзистора, стоком транзистора связи, затвор которого подключен к второй адресной шине, а исток — к разрядной шине, исток первого Нагруэочного транзистора подключен к шине пи10 тания, отличающийся тем,что,сцелью упрощения элемента памяти, исток второго нагрузочного транзистора соединен с истоком первого нагрузочного транзистора.