Устройство для контроля логических узлов

 

Изобретение относится к контрольноизмерительной технике и может быть использовано в устройствах проверки логических ячеек вычислительных машин. Цель изобретения - расширение функциональных возможностей за счет обеспечения фиксации динамических неисправностей. Устройство для проверки логических ячеек содержит блок управления, генератор псевдослучайного кода, элемент И-НЕ, блок ТТЛ формирователей, преобразователь уровня ТТЛ-ЭСЛ, первый регистр, блок ЭСЛ формирователей , коммутатор, блок сравнения, второй регистр, блок ЭСЛ формирователей, коммутатор, блок сравнения, второй регистр , блок несовпадений, блок коммутации синхроимпульсов, блок синхронизации, четыре регистра управления, блок индикации несовпадений, проверяемый объект, эталон-- ный объект. 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

s G 06 F 11/26

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИ

К ПАТЕНТУ (21) 4929204/24 (22) 18.04.91 (46) 23.01,93. Бюл. N 3 (71) Институт точной механики и вычислительнойй техники им.С.А.Лебедева (72) В,П.Тюпин, С,В.Васильев и А.И.Малышев (73) Институт точной механики и вычислительной техники им.С.АЛеберва (56) Патент США - 3614608. кл. 234 — 23, 1973 r.

Авторское свидетельство СССР

N 717726, кл. G 05 В 23/02, 1977. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЛОГИЧЕСКИХ УЗЛОВ (57) Изобретение относится к контрольноизмерительной технике и может быть использовано в устройствах проверки

Изобретение относится к контрольноизмерительной технике и может быть использовано в устройствах проверки логических узлов вычислительных машин.

Известно устройство для проверки логических узлов, содержащее первый и второй блоки формирователей, одна группа выходов которых соединена с соответствующими входами проверяемого объекта, а другая — с соответствующими входами эталонного объекта, первый и второй блоки сравнения и блок управления, первый выход которого подключен к входу генератора псевдослучайного кода. Недостатком устройства является "го низкая надежность, вытекающая из сложности узла коммутации.

Наиболее близким по технической сущности к предлагаемому устройству является устройство для проверки логических узлбв, „„. Ы„„1790783 А3 логических ячеек вычислительных машин.

Цель изобретения — расширение функциональных возможностей за счет обеспечения фиксации динамических неисправностей.

Устройство для проверки логических ячеек содержит блок управления, генератор псевдослучайного кода, элемент И-НЕ, блок ТТЛ формирователей, преобразователь уровня

ТТЛ-ЭСЛ, первый регистр, блок ЭСЛ формирователей, коммутатор, блок сравнения, второй регистр, блок ЭСЛ форм рователей, коммутатор, блок сравнения, второй регистр, блок несовпадений, блок коммутации синхроимпульсов, блок синхронизации, четыре регистра управления, блок индикации несовпадений, проверяемый объект, эталон-н ы и объект. 3 ил. содержащее генератор псевдослучайного кода, управляющий вход которого подключен к первому выходу блока управления, выход соединен с информационным входом элемента И-НЕ, выход которого подключен к информационному входу блока ТТЛ формирователей, блок сравнения и двунаправленные lilMHbl, первыми выводами подключенные ко входам проверяемого и эталонного логического узла соо ветственно, Недостатком этого устройства является невозможность контроля логических узлов с произвольной комбинацией уровней на выводах, а также малая полнота контроля динамических неисправностей, связанных с обрывом нагрузочных резисторов в ЭСЛ цепях логических узлов.

Цель изобретения — расширение функциональных возможностей за счет обеспе1790783 чения фиксации динамической неисправности.

Поставленная цель достигается тем, что в устройство для проверки логических узлов, содержащее генератор псевдослучайного кода, управляющий вход которого подключен к первому выходу блокауправления, выход соединен с информационным входом элемента И-НЕ,, выход которого подключен к информационному. входу блока

ТТЛ формирователей, блом сравнения и двунаправленные шины, первыми выводами подключенные ко входам проверяемого и эталонного логического узла соответственно введены преобразователь уровня ТТЛЭСЛ, первый регистр, блок ЭСЛ формирователей, коммутатор, второй регистр, блок коммутации синхроимпульсов, блок синхронизации, первый, второй, третий и четвертый регистры управления, а блок управления содержит вход управления, причем выходы первого, второго, третьего и четвертого регистров управления подключены к управляющим входам элемента И-НЕ, блока ТТЛ формирователей, блока ЭСЛ формирователей и коммутатора соответственно, выходы блока ТТЛ формирователей подключены к соответствующим входам преобразователя уровня ТТЛ-ЭСЛ и первой группе входов коммутатора, выходы преобразователя уровня ТТЛ-ЭСЛ подключены к соответствующим входам первого регистра, вход синхронизации которого соединен с первым выходом блока синхронизации, второй и третий выходы которого соответственно подключены ко входам синхронизации второго регистра и блока коммутации синхроимпульсов, выходы первого регистра через блок ЭСЛ формирователей подключены ко вторсй группе входов коммутатора, к которым подключены выходы блока коммутации синхроимпульсов и входы блока сравнения, выход которого через второй регистр подключен ко входам блока индикации несовпадений и блока несовпадений, выход которого соединен с управляющим входом блока управления, второй выход которого соединен со входом блока синхронизации, а управляющие входы первого, второго, третьего и четвертого регистров управления соединены с соответствующими выходами устройства ввода, Сущность изобретения заключается в том, что в предлагаемом устройстве осуществлена возможность контроля логических узлов с произвольной комбинацией уровней на выводах. а также высокая полнота контроля динамических. неисправностей, связанных с обрывом нагрузочных резисторов в ЭСЛ цепях логических узлов, На фиг. 1 изображена блок-схема устройства для проверки логических узлов; на фиг. 2 — три типа временных диаграмм синхроимпульсов; на фиг, 3 — блок управления.

Устройство содержит блок 1 управления,первый выход которого соединен с управляющим входом генератора 2 псевдослучайного кода, выход которого соединен с информационным входом элемен"0 та И-НЕ 3, выход которого подключен к

50 информационному входу блока 4 ТТЛ формирователей, выходы которого подключены к соответствующим входам преобразователя 5 уровня ТТЛ-ЗСЛ, выходы которого подключены к соответствующим входам первого регистра 6, выходы которого через блок ЭСЛ 7 формирователей подключены ко второй группе входов коммутатора 8, к первой группе входов которого подключены выходы блока ТТЛ 4 формирователей, к которым подключены входы блока 9 сравнения, выход которого через второй регистр 10 подключен ко входу блока 11 несовпадений. выход которого соединен с управляющим входом блока 1 управления, к второй группе входов коммутатора 8 подключен выход блока 12 коммутации синхроимпульсов, второй выход блока 1 управления подключен к входу блока 13 синхронизации, первый выход которого соединен с входом синхронизации первого регистра 6, второй и третий выходы соответственно соединены с входами синхронизации второго регистра 10 и блока 12 коммутации синхроиMïóëьсов. Выходы первого, второго, третьего и четвертого регистров 14 — 17 управления подключены к управляющим входам элемента И-НЕ 3 и блока ТТЛ 4 формирователей, блока ЭСЛ 7 формирователей и коммутатора 8 соответственно, Входы регистров 14 — 17 подключены к третьему выходу блока 1 управления, Выход второго регистра 10 соединен с входом блока 18 индикации несовпадений. Двунаправленные шины первыми выводами подключены ко входам проверяемого и эталонного логических узлов 19, 20 соответственно, а вторыми выводами к первому и второму выходам коммутатора 8. Блок 1 имеет вход 21 и первый, второй и третий выходы 22-24 соответственно, Блок 1 управления содержит генератор 25 тактовых импульсов, элемент И-НЕ 26, счетчик 27, дешифратор 28, пульт 29 управления, содержащий тумблеры управления режимом работы и кнопки ручного ввода информации

При этом выход генератора 25 соединен со счетным входом счетчика 27, управляющий вход которого соединен с выходом элемента

26, вход установки нуля соединен с первым выходом пульта 29, а выход счетчика 27 со1790783 единен с входом дешифратора 28. Первый вход элемента 26 является управляющим входом блока управления, а второй вход элемента 26 соединен с вторым выходом пульта 29, Первый и второй выходы дешифратора 28 являются первым и вторым выходом блока управления, а третий выход пульта 29 является третьим выходом блока управления.

Работает устройство следующим образом.

Перед началом проверки логических узлов с пульта управления блока 1 устанавливается режим ввода, при этом первый и второй выходы пульта устанавливаются в состояние логического "0", обеспечивая установку в "0" счетчика 27. Далее с пульта блока 1 в регистры 14 — 17 вводятся данные по следующим правилам. Регистр 17 управляет выборкой коммутатора 8, поэтому, если некоторый вывод проверяемого логического узла имеет уровни ТТЛ, то в соответствующий разряд регистра 17 необходимо записать логическую "1", а для ЭСЛ уровней — логический "0", Регистр 16 управляет подключением согласующей нагрузки к выходу блока 7, поэтому, если логический узел содержит нагрузку на линии некоторого

ЭСЛ вывода, то в соответствующий разряд регистра 16 необходимо записать логический "0", а для вывода, не имеющего нагрузки внутри логического узла. — логическую

"1", Регистр 15 управляет переключением блока 4 в высокоимпедансное состояние, поэтому если некоторый вывод логического узла является ТТЛ выводом, то в соответствующий разряд регистра необходимо записать логический "0", а в остальных случаях— логическую "1". Регистр 14 управляет прохождением псевдослучайного кода на выводы проверяемого логического узла, поэтому если некоторый вывод логического узла является ЭСЛ либо ТТЛ входом, то в соответствующий разряд регистра 14 необходимо записать логическую "1". Логический "0" записывается для тех разрядов, которые должны быть установлены в состояние логической "1", Это может быть в случаях, когда данный вывод логического узла является ЭСЛ выходом, либо входом ЭСЛ синхроим пульсов. После ввода условий проверки первый выход пульта блока 1 устанавливается в состояние логической "1" и на первом выходе блока управления формируется импульс смены кода (СК) генератора

2 псевдослучайного кода и импульс пуска блока 13 синхронизации. Сформированный на выходах генератора 2 многоразрядный код через элемент И-Н Е 3 поступает на вход блока ТТЛ 4 формирователей, каждый из

55 которых формирует ТТЛ сигнал в двух направлениях для проверяемого и эталонногологических узлов 19, 20. Для ТТЛ входа эти сигналы проходят на выход коммутатора

8 и поступают на одноименные входы проверяемого и эталонного логических узлов

19, 20. Одновременно эти сигналы поступают на входы преобразователя 5 уровня и далее на входы регистра 6. Блок 13 синхронизации выдает синхроимпульс 1, по которому происходит выдача многоразрядного кода на входы блока 7. Каждый разряд блока

7 ЭСЛ формирователей состоит из двух выходных формирователей. Причем входы управления подключением нагрузки VR у них объединены и соединены с выходом соответствующего разряда регистра 16. Это обеспечивает согласование линий связи для ЭСЛ выводов логических узлов и позволяет ввести для ЭСЛ цепей этих узлов динамический контроль. Импульс синхронизации регистра 6 выдается с задержкой относительно импульса смены кода генератора 2 псевдослучайного кода, достаточный для завершения переходных процессов в

ТТЛ цепях проверяемых логических узлов.

Наличие регистра 6 позволяет существенно уменьшить разброс задержек в элементе 3

И-НЕ, блоке 4 ТТЛ формирователей и преобразователе 5 уровня ТТЛ-ЭСЛ и формировать на ЭСЛ входах логических узлов 19 и 20 одновременно изменяющийся многоразрядный код. Далее сигналы с одноименных выводов проверяемого и эталонного логических узлов поступают на блок 9 сравнения. Результат порязрядного сравнения с выходов блока 9 принимается на регистр 10 по синхроимпульсу 2, поступающему со второго выхода блока 13. Синхроимпульс 2 выдается с определенной задержкой относительно синхроимпульса 1, достаточной для завершения переходных процессов в ЭСЛ цепях проверяемого логического узла. Выходы регистра 10 поступают на сборку несовпадений 11, которая формирует сигнал останова при наличии хотя бы одного несовпадения. В течение времени начальной установки проверяемого логического узла сигнал останова блокируется логическим "0" на втором выходе пульта блока управления. По истечении времени начальной установки на втором выходе пульта управления устанавливается логическая

"1" и, если возникает сигнал останова, то проходя через элемент 26 И-НЕ блока управления, он блокирует работу счетчика 27 и последующий пуск генератора 2 псевдослучайного кода. Например, для узлов, требующих один синхроимпульс, формируются три типа временных диаграмм, показанных на

1790783

Формула изобретения 55

Устройство для контроля логических узлов, содержащее генератор псевдослучайфиг. 2. В первом такте работы после импульса смены кода (ск) генератора 2 через время

Т>, достаточное для установления ТТЛ сигналов в цепях логического узла подается синхроимпульс 1 на регистр 6 и через время

То, достаточное для установления ЭСЛ сигналов в цепях логического узла, подается синхроимпульс 2 на регистр 10 (фиг. 2а), Таким образом контролируется задержка в комбинационной ЭСЛ логике между входами и выходами логического узла. Во втором такте после импульсов смены кода и синхроимпульс 1 через врем То подается синхроимпульс 3 и через такое же время после него синхроимпульс 2. Этим контролируются задержки ЭСЛ комбинационной логике между входами и триггерами логического узла, сами триггеры и комбинационная логика между триггерами и выходами логического узла (фиг, 2б). В третьем такте после импульса смены кода и синхроимпульса 1 через время To, идут два cинхроимпульса 3 и далее аналогично синхроимпульс 2, B этом случае контролируются задержки между триггерами, работающими в цепочке триггеров друг на друга. В последующих тактах, указанные временные диаграммы циклически повторяются. Аналогичный принцип может быть применен для логических узлов, имеющих многоразовую систему синхронизации. С этой целью блок 13 синхронизации должен формировать соответствующие последовательности синхроимпульсов, которые с помощью блока 12 коммутации синхроимпульсов можно подать на любой вывод логического узла. В предлагаемом устройстве формируется четырехразная система синхроимпульсов, при этом длительность Т составляет 2МКС, длительность синхроимпульсов 1, 2, 3, — 8 НС, а длительность То — 48 НС. выбрана равной длительности такта ЭВМ, в состав которой входят проверяемые логические узлы, Использование предлагаемого устройства обеспечивает по сравнению с существующими устройствами следующие преимущества: позволяет проверять логические узлы с ТТЛ и ЭСЛ сигналами на выводах; для ЭСЛ цепей формируется набор временных диаграмм, которые имитируют работу логического узла на реальной частоте ЭСЛ цепей; расширение функциональных возможностей устройства.

50 ного кода, блок управления, первый блок преобразователей уровня, блок сравнения, эталонный узел и группу элементов И-НЕ, причем первый выход блока управления соединен с синхровходом генератора псевдослучайного кода, выход которого соединен с информационным входом элемента И-НЕ, выход которого соединен с управляющим входом первого блока преобразователей, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности контроля за счет фиксации динамической неисправности, введен второй и третий блоки преобразования уровней, два регистра, коммутатор, блок несовпадений, блок коммутации синхроимпульсов, блок синхронизации и четыре регистра управления, причем выходы регистров управления подключены к управляющим входам элемента И-НЕ, первого блока формирователей, третьего блока формирователя и коммутатора соответственно, первый и второй выходы которого соединены с входом-выходом устройства для подключения к входам-выходам контролируемого логического узла и эталонного узла соответственно, выходы первого блока преобразователей уровней соединены с входами второго блока преобразователей уровня и с первой и второй группами информационных входов коммутатора, выходы второго блока преобразователей соединены с информационными входами первого регистра, вход синхронизации которого соединен с первым выходом блока синхронизации, второй и третий выходы которого соответственно подключены к входам синхронизации второго регистра и блока коммутации синхроимпульсов, выходы первого регистра через третий блок преобразователей уровней соединены с третьей и четвертой группами информационных входов коммутатора и соответствующими выходами блока коммутации синхроимпульсов, а также с первыми и вторыми входами блока сравнения, выход которого через второй регистр подключен к входам блока индикации несовпадения и блока несовпадений, выход которого соединен с входом блокировки блока управления, второй выход которого соединен с входом пуска блока синхронизации, управляющие входы первого, второго, третьего и четвертого регистров управления соединены с третьим выходом блока управления, информационные входы первого, второго, третьего и четвертого регистров соединены с входами задания начальных условий устройства.

1790783

1790783 (-1

77îo

4Ьгг

Составитель А.Сиротская

Техред М,Моргентал Корректор 3.Салко

Редактор Т,Шагова

Заказ 375 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г, Ужгород, ул,Гагарина, 101