Полупроводниковое оперативное запоминающее устройство с коррекцией информации

 

Изобретение относится к вычислительной технике. Целью изобретения является расширение области применения устройства . Введение в устройство сумматора по модулю два и элемента НЕРАВНОЗНАЧНОСТЬ с соответствующими связями позволяет обнаружить двухбитовые и другие кратные ошибки, которые не могут быть исправлены устройством коррекции информации , сформировать и вывести для использования в вычислительном устройстве сигнал обнаружения двухбитовых и других кратных ошибок. Такая аппаратная диагностика корректируемой ошибки позволяет применять несколько уровней отказоустойчивости при построении устройств памяти большой емкости. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)з G 11 С 11/40

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4846129/24 (22) 02,07.90 (46) 15.02.93. Бюл, М 6 (71) Ленинградское объединение электронного приборостроения "Светлана" (72) P.À.Ëàøåâñêèé и P.ß.Ïoïoâà (56) Микроэлектроника, т.7, вып, 4, 1978, с.328.

Авторское свидетельство СССР

М 1439679, кл. G 11 С 11/40, 1986. (54) ПОЛУПРОВОДНИКОВОЕ ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С

КОРРЕКЦИЕЙ ИНФОРМАЦИИ (57) Изобретение относится к вычислительной технике, Целью изобретения является

Изобретение относится. к области вычислительной техники, в частности к интегральным полупроводниковым оперативным запоминающим устройствам (ОЗУ).

Известно полупроводниковое ОЗУ, использующее аддитивный код для исправления одиночных ошибок, состоящее из накопителя (матрицы запоминающих ячеек информационных и контрольного разрядов), дешифратора и блока коррекции ошибок, позволяющего исправить один дефект в каждом слове накопителя.

-Однако дефект, вызывающий замыкание шины строки на другую шину подложку, например, пробой подзатворного диэлектрика, приводит к появлению ошибок во многих разрядах одного слова и не может быть исправлен блоком коррекций ошибок.

Известно полупроводниковое оперативное запоминающее устройство (ОЗУ) с коррекцией информации, содержащее ячей„„. Ж„„1795520 А1 расширение области применения устройства. Введение в устройство сумматора по модулю два и элемента НЕРАВНОЗНАЧ- .

НОСТЬ с соответствующими связями позволяет обнаружить двухбитовые и другие кратные ошибки, которые не могут быть исправлены устройством коррекции информации, сформировать и вывести для использования в вычислительном устройстве сигнал обнаружения двухбитовых и других кратных ошибок, Такая аппаратная диагностика корректируемой ошибки позволяет применять несколько уровней отказоустойчивости при построении устройств памяти большой емкости, 1 ил. ки памяти информационных разрядов накопителя, ячейки памяти контрольных разрядов накопителя, дешифратор адреса, адресные усилители, накопитель, информационные входы и выходы, входы разрешения записи и чтения, блоки коррекции, элемент "ИЛИ", первый и второй элементы задержки. В таком ОЗУ пробой подзатворного диэлектрика адресного транзистора приводит к появлению двухбитовой ошибки в слове накопителя, т.к. к выходу каждого адресного усилителя подключены входы ячеек памяти двух разрядов. Однако выбранные ячейки принадлежат к разным группам разрядов накопителя и ошибки в них исправляются блоками 10 независимо друг от друга, как однобитовые. При построении устройства памяти большой емкости, в том числе систем памяти на целой пластине, необходимо применить несколько уровней отказоустойчивости. Например, сочетать от1795520 казоустойчивость внутри отдельных блоков путем применения аддитивного кода с заменой отказавших блоков. При этом отказ, появившийся в отдельном блоке в процессе функционирования и неисправленный блоком коррекции ошибок, должен быть обнаружен, а информация î его наличии необходима для введения в действие процедуры замены блоков, Недостатком описываемого ОЗУ является отсутствие сигнала, свидетельствующего о появлении при функционировании многобитовых ошибок, которые не могут быть исправлень", имеющимся внутри блоком корректирующим усТройством.

Целью предложенного изобретения является расширение области применения устройства обнаружения путем многобитовых ошибок.

Поставленная цель достигается тем, что

20 в полупроводниковое оперативное запоминающее устройство с коррекцией информации вводятся сумматоры по модулю два и элементы Н Е PABHOSHA× НОСТЬ, причем контрольные выходы группы каждого блока коррекции соединены со входами группы соответствующего сумматора по модулю два, выход которого подключен к первому входу соответствующего элемента НЕРАВНОЗНАЧНОСТЬ, второй вход кото- 30 рого соединен с контрольным входом соответствующего блока коррекции, выходы элементов НЕРАВНОЗНАЧНОСТЬ являются выходами "Сигнала кратной ошибки"

35 устройства

На чертеже приведена структурная схема полупроводникового оперативного запоминающего устройства с коррекцией информации, где 1 — ячейка памяти информационных разрядов, 2 — ячейки памяти 40 контрольных разрядов, 3 — дешифратор, 4— адресные усилители, 5 — накопитель, 6— информационные входы устройства, 7- информационные выходы устройства, 8 — вход

"Разрешение записи", 9 — вход "Разреше- 45 ние считывания", 10 — блоки коррекции ошибок, 11 — элемент "ИЛИ", 12 — первый элемент задержки, 13 — второй элемент задержки, 14 — выходы "Сигнал кратной ошиб. ки", 15 — сумматор по модулю два, 16 — 50 элементы НЕРАВНОЗНАЧНОСТЬ, 17 — адресные входы устройства, каждый из блоков коррекции 10 содержит 18 — элементы НЕРАВНОЗНАЧНОСТЬ второго вида, 19- блоки записи информационных разрядов, 20 — 55 блок записи контрольного разряда, 21 — регYiGTpbl информационных разрядов, 22 — регистр контрольного разряда, 23 — элемент

"Неравнозначность" первого вида, 24 — блоки считывания информационных разрядов, 25 — блок считывания контрольного разряда, 26 — элемент И, 27 — элемент ИЛИ. Блок сравнения 30 содержит: 28 — элементы НЕРАВНОЗНАЧНОСТЬ, 29 — элемент И. Блок коррекции ошибок аналогичен блоку коррекции прототипа. Адресные входы устройства 17 соединены с адресными входами дешифратора 3, выходы которого подключены к адресным входам запоминающих ячеек

1 и 2 накопителя через адресные усилители

4.

Информационные входы-выходы ячеек памяти подключены ко входам регистров информационных 21 и контрольных 22 разрядов,. а также к выходам блоков записи 19 и 20. Выходы информационных регистров

21 соединены со входами элементов НЕРАВНОЗНАЧНОСТЬ первого вида 23 и со входами элементов НЕРАВНОЗНАЧНОСТЬ

28 блока сравнения 30. Выход регистра контрольного разряда 22 соединен со входом блока считывания контрольного разряда 25, выход которого соединен со вторыми входами элементов НЕРАВНОЗНАЧНОСТЬ первого вида 23. Выходы элементов

НЕРАВНОЗНАЧНОСТЬ 23 подключены ко входам блоков считывания 24 информационных разрядов, выходы которых являются информационными выходами устройства 7.

Информационные входы 6 устройства соединены со входам элементов НЕРАВНОЗНАЧНОСТЬ второго вида 18 и со вторыми входами элементов НЕРАВНОЗНАЧНОСТЬ вЂ” 28 блока сравнения 30. Выходы элементов НЕРАВНОЗНАЧНОСТЬ второго вида 18 подключены ко входам блоков записи 19. Вторые входы блоков 19 информационных разрядов и блоки записи 20 контрольного разряда соединены с выходом элемента ИЛИ 27. В блоке сравнения 30 выходы элементов НЕРАВНОЗНАЧНОСТЬ

28 внутри блока сравнения соединены со входами элемента И 28, а вне его образуют группу контрольных выходов блока коррекции 10, причем контрольные выходы группы каждого блока коррекции соединены со входами группы соответствующего сумматора по модулю два 15. Выход сумматора 15 соединен с первым входом элемента НЕРАВНОЗНАЧНОСТЬ 16, на второй вход которого подается контрольный сигнал ошибки соответствующего блока коррекции с выхода элемента И 29 блока сравнения 30.

Выход элемента НЕРАВНОЗНАЧНОСТЬ 16 является выходом "Сигнал кратной ошибки" — 14 устройства. Вход 8 "Разрешение записи устройства" соединен со входом элемента

ИЛИ 27 блока коррекции 10 и со входом первого элемента задержки 12, выход которого соединен со входом второго элемента

1795520 задержки 13 и входом элемента ИЛИ 11 устройства. Другой вход элемента ИЛИ 11 подключен ко входу "Разрешение считывания" 9 а вход элемент 11 соединен со входами разрешения считывания регистров 21 информационных и регистров 22 — контрольных разрядов. Выход второго элемента задержки 13 соединен со входом элемента

И 26 блоков коррекции 10. Другой вход элемента И 26 соединен с выходом элемента И

29 блока сравнения, Выход элемента И 26 соединен со вторым входом элемента ИЛИ

27, со вторыми входами элементов НЕРАВНОЗНАЧНОСТЬ 18 и входом блока записи контрольного разряда 20, Устройство работает следующим образом, Сигналы с адресных входов 17 устройства поступают на вход дешифратора 3, а с выходов его через адресные усилители 4— на адресные транзисторы, выбранных дешифратором ячеек памяти 1 и 2 информацио н н ых и контрол ьн ых разрядов.

Информационные сигналы со входов 6 устройства через элементы НЕРАВНОЗНАЧНОСТЬ второго вида 18 подаются на блоки записи 19 и по сигналу "Разрешение записи" со входа 8 устройства, поступающему на блоки записи через элемент ИЛИ 27 осуществляется запись информации в выбранные ячейки памяти. Информация записывается в прямом коде, т.к. на вторые входы элементов НЕРАВНОЗНАЧНОСТЬ второго рода 18 поступает сигнал "ЛОГ 0" с выхода элемента И 26 (на вход его еще не пришел сигнал

"Разрешение записи" с выхода элемента задержки). Одновременно тот же сигнал "ЛОГ

0" с выхода элемента И 26 через блок записи контрольного разряда 20 записывается в ячейки 2 контрольных разрядов и свидетельствует о том, что информация записана в прямом коде. Затем сигнал "Разрешение записи" задержанный первым элементом задержки 12, через элемент ИЛИ 11 поступает на входы разрешения считывания регистров информационных и контрольных разрядов, происходят контрольное считывания записанной информации и поразрядное сравнение записываемой и считанной в процессе контрольного считывания информации в элементах 28 НЕРАВНОЗНАЧНОСТЬ блока сравнения 30, Если она совпадает, то на выходах всех элементов 28 сформируются сигналы "ЛОГ 1", а на выходе элемента "И" 29 сигнал "ЛОГ 0", свидетельствующих об отсутствии ошибки в записанной по данному адресу информации, и на этом процессе запись оканчивается. Действительно, на входе элемента И 26 появляется сигнал "Лог 0" и сигнал "Разрешение

55 записи" со второго элемента задержки 13 не пройдет на блоки записи информационных и контрольных разрядов, Одновременно сигналы с выходов элементов НЕРАВНОЗНАЧНОСТЬ 28 блока сравнения поступают на вход сумматора по модулю два — 15. Современные ЗУ чаще всего имеют байтовую организацию памяти, т.е. информационное слово содержит 8 или кратное 8 (26, 32 и т.д,) число разрядов, Поэтому при совпадении записываемой и считанной при контрольном считывании информации на вход сумматора 15 поступает кратное 2 число сигналов "Лог 1" с выходов элементов 28 и на выходе сумматора формируется сигнал

"Лог 0". Такой же сигнал поступает на второй вход элемента НЕРАВНОЗНАЧНОСТЬ

16 с выхода элемента И 29 и на выходе 14 устройства появляется сигнал "Лог 0", свидетельствующий об отсутствии кратной ошибки в данном слове. Если же записываемая и считанная в процессе контрольного считывания информация хотя бы в одном разряде не совпадает, то на выходе блока сравнения формируется "Сигнал ошибки"—

"Лог 1". Сигнал "Разрешение записи" с выхода второго элемента задержки 13 через элемент И 26 поступает на вторые входы . элементов НЕРАВНОЗНАЧНОСТЬ 18 и на входы "Разрешение записи" блоков записи

19 и 20, вызывая повторную запись информации в ячейки 1 в инверсном коде, При просторной записи в ячейки 2 по данному адресу записывается сигнал "Лог 1", свидетельствующий о том, что в данном слове информация хранится в инверсном коде. В процессе контрольного считывания на вход сумматора 15 поступает нечетное число сигналов "Лог 1" с выходов элементов 28, т.к. несовпадение записываемой и считанной информации произошло только в одном разряде слова и на выходе сумматора 15 формируется сигнал "Лог 1", т.е. на оба выхода элемента 16 поступают одинаковые сигналы

"Лог 1" а на выходе 14 устройства формируется опять сигнал "Лог 0", ошибка исправляется блоком коррекции, Если в записываемом слове в процессе контрольного считывания обнаружено кратное 2 число ошибок, то на выходе сумматора 15 появится сигнал "Лог 0", а на выходе блока сравнения — сигнал ошибки "Лог 1". При несовпадении логических сигналов на входах элемента 16 на выходе его формируется сигнал "Лог 1". свидетельствующий об обнаружении кратной ошибки в данном слове.

В режиме считывания дешифратор 3 отпирает адресные транзисторы в выбранных ячейках памяти информационных и контрольных разрядов и по сигналу "Разреше1795520

7 ние считывания" (вход 9) поступающему через элемент ИЛИ 11 на соответствующие входы регистров 21 и 22 считывается информация по данному адресу. Информация из регистра 22 поступает на вход блока считывания контрольного разряда 25, а с выхода

его на входы элементов НЕРАВНОЗНАЧНОСТЬ первого рода 23, на первые входы которых подается информация иэ регистров

21, Если в ячейках 2 по данному адресу хранится сигнал "ЛОГ 0", то информация из регистров 21 поступает в блок считывания

24 и на выход устройства без инверсии. В противном случае производится инверсия информации, хранящейся в ячейках 1 по данному адресу.

Вероятность появления трех и более ошибок в одном слове информации в общем случае определяется техническими особенностями изготовления ЗУ, его конструкцией и способами коррекции ошибок. При современном уровне технологии и рациональной

5 конструкции микросхемы вероятность появления трех и более ошибок в одном слове незначительна.

Двухбитовая ошибка в предложенном устройстве обнаруживается и сигнал с выхо10 да 14 кратной ошибки устройства может быть использован для замены отказавшего адреса или блока в системе памяти. Во всех случаях аппаратная диагностика некорректируемой ошибки повышает надежность вы15 числительных комплексов.

Следует отметить, что предложенное устройство обнаружения кратных ошибок не требует временной избыточности, а аппаратная избыточность его незначительна.

Формула изобретения

Полупроводниковое оперативное запоминающее устройство с коррекцией информации, содержащее дешифратор адреса, элемент ИЛИ, первый и второй элементы задержки, группы адресных усилителей, накопитель и блоки коррекции, причем контрольные входы — выходы каждого блока коррекции подключены к йнформационным выходам — входам разрядов группы накопителя, информационные входы и выходы блоков коррекции являются информационными входами и выходами устройства, причем первые входы разрешения записи блоков коррекции и вход первого элемента, задер. жки объединены и являются входом разрешения записи устройства, выход первого элемента задержки подключен к входу второго элемента задержки и первому входу элемента ИЛИ, второй вход которого является входом разрешения чтения устройства, . выходы элемента ИЛИ соединены с входами разрешения чтения блоков коррекции, вторые.входы разрешения записи которых подключены к выходу второго элемента задержки, входы дешифратора адреса являются адресными входами устройства, каждый выход дешифратора адреса соединен с входами адресных усилителей соответствующей группы, выход которого подключен к адресным входам одноименных разрядов групп накопителя, о тл и ч а ю ще е с я тем, что, с целью расширения области применения устройства путем обнаружения многобитовых ошибок, в него введены сумматоры по — модулю два и элементы НЕРАВНОЗНАЧНОСТЬ, причем контрольные выходы группы каждого блока коррекции соединены с входами группы соответствующего сумматора по модулю два, выход которого подключен к первому входу соответствующего элемента НЕРАВНОЗНАЧНОСТЬ, второй вход которого соединен с контрольным выходом соответствующего блока коррекции, выходы элементов НЕРАВНОЗНАЧНОСТЬ являются выходами сигнала кратной ошибки устройства.

1795520

Составитель А.Керенская

Техред M.Ìoðãåí Tàë Корректор 3,Лончакова

Редактор

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

Заказ 434 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям нри ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5