Устройство декодирования для коррекции одиночных ошибок с одноразрядным выходом
Изобретение относится к вычислительной технике, а именно к устройствам контроля запоминающих устройств, и может быть использовано для повышения надежности полупроводниковых запоминающих устройств с одноразрядной организацией. Целью изобретения является повышение надежности устройства за счет снижения аппаратурных затрат при декодировании ; Изобретение относится к вычислительной технике, а именно к устройствам контроля запоминающих устройств, и может быть использовано для повышения надежности запоминающих устройств с одноразрядной организацией. Целью изобретения является повышение надежности устройства за счет снижения аппаратурных затрат при коррекций одиночных ошибок модульными кодами. На фиг. 1 представлена блок-схема устройства; на фиг. 2 - реализация третьего мультиплексора; на.фиг. 3 -одна из возможодиночных ошибок модульными кодами. Это достигается использованием проверочных матриц модульных кодов, введением третьего мультиплексорй и преобразователя адреса, новых связей Введение этих блоков позволяет вычислять не полный набор разрядов проверок «а четность, а только два разряда и, кроме того, уменьшать до одного число Элементов И и сумматоров по модулю два. В связи с этим уменьшается в b раз (b - длина модуля) сложность блока формирования четности, число элементов И и корректирующих сумматоров по модулю два, что приводит к сокращению аппаратурных затрат на реализацию устройства декодирования для коррекции одиночных ошибокv| одноразрядным выходом, а слёдовательйо, к повышению Надежности устройства. Устройство декодирования для коррекции одиночных ошибок с одноразрядным выходом содержит три мультиплексора, блок формой рования четности, преобразователь а|ф|ёсЈ корректирующий сумматор по мОду/пЬi&d Ц элемент И. 4 ил, 1 табл.- . -... - - .;-.. . -: .-:..1... J .,- 1 -„ ных реализаций преобразователя адреса, построенного соЫасно таблице йстинНобти (таблица 1); на фиг. 4 - проверочная матрица используемого модульногоi Д Устройство декодирования для коррекции одиночных ошибок с одноразрядным выходом, содержащее первый 1/ второй 2, третий 3 мультиплексоры, блок 4 формирования четности, элемент И 5, корректирующий сумматор 6 по модулю два, преобразователь адреса 7, информацион ные входы 8 первого и третьего мультиплексора соединены с контрольными и 00 I сь О
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК (э!)э Н 03 М 13/02, G 11 С 29/00
ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ
ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ии@юйН
ОПИСАНИЕ ИЗОБРЕТЕНИЯ ""..-:itjjtj)(if@
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
2 одиночных ошибок модульными кодами, Это достигается использованием проверочных матриц модульнйхг кодов, введением третьего мультиплексора и преобразователя адреса, новых связей. Введение этих блоков позволяет вйчислгять не полный набор разрядов проверок на ; а только два разряда и, кроме того, уменьшать до одного число элементов И и сумматоров по модулю два. В связи с этим уменьшается в Ь раз (Ь— длина модуля) сложность блока формирования четностй, число элементов И и корректирующих сумматоров по модулю два, что приводит к сокращенйю аппаратурных затрат на реализацию устройствадекодирования для коррекции одиночных ошибок :а одноразрядным выходом, а следовательно,, З к повышению надежйости устройства. Устройство декодирования для коррекцйи оДМночных ошибок с одноразрядным выходо г содержит три мультиплексора, блок форой- : .ф, . рования четности, преобразователь адрееа,, корректирующий сумматор по модпулю дм.и элемент И, 4 ил .; 1 табл..
OO — О
«4
Ql нысх реализаций преобразователя адреса, . построенного согласно таблице истинйости {3»(таблица 1); на фиг. 4 — проверочная матрица используемого модуугльного коз1а. .
Устройство декодирования для коррек- ции одиночных ошибок с одноразрядным выходом, содержащее первый 1, второй 2, третий 3 мультиплексоры, блок 4,формиро-: вания четности, элемент И5, корректиру- ющий сумматор 6 по модулю . два, преобразователь адреса 7, информацйон., ные входы 8 первого и третьего мультиплек- сора соединены с контрольными и
1 (21) 4919459/24 (22) 18.03.91 (46) 07.04.93. Бюл. М 13 (71) Минский радиотехнический институт (72) В.КьКонопелько (56) Сагалович Ю.Л. и Щербаков Й,С. Выбор системы кодирования для защитй запоминающих устройств от ошибок. — Проблемы передачи информации, 1984, М 1, с. 19-27.
Авторское свидетельство СССР
hL 1501174, кл. G 11 С 29/00, 1988. (54) УСТРОЙСТВО ДЕКОДИРОВАНИЯ ДЛЯ
КОРРЕКЦИИ. ОДИНОЧНЫХ ОШИБОК С
ОДНОРАЗРЯДНЫМ ВЫХОДОМ (57) Изобретение относится к вычислительной технике, а именно к устройствам контроля запоминающих устройств, и может быть использовано для повышения надежноьсти полупроводниковых запоминающих устройств с одноразрядной органиэацией.
Целью изобретения является повышение надежности устройства эа счет снижения аппаратурных затрат при декодировании ,, г
Изобретение относится к вычислитель ной технике, а именно к устройствам контроля запоминающих устройств, и может быть использовано для повышения надежности запоминающих устройств с одноразрядной организацией, Целью изобретения является повышение надежности устройства за счет снижения аппаратурных затрат при коррекции одиночных ошибок модульными кодами.
На фиг, 1 представлена блок-схема устройства; на фиг, 2 — реализация третьего мультиплексора; на,фиг. 3 — одна иэ возмож,,5U(1 1807566А1
1807566 информационными входами устройства, ад- первого разряда на выходы 13 мультиплекресные входы 9 первого мультиплексора со- сора 3 выделяются (1, 8, 11, 14, 21) разряединены с первыми аДресными входами ды, а при опросе пятого разряда — (2,5, 12, преобразователя адреса и первыми адрес- 15, 22) разряды. Эти разряды, поступая в ными входами устройства, вторые адресные . 5 блок 4, формируют второй разряд четности входы 10 преобразователя адреса соедине- 15, Таким образом, на выходах 13 и 12 мульны с вторыми адресными входами устройст- типлексоров 1, 3 всегда выделяются раэрява и адресными - входами второго ды, один из которых — опрашиваемый на мультиплексора, выходы 11 преобразовате- . выход устройства, а на выходах 14, 15 блока
4я адреса соединены с адресными входами "0 4 устанавливаются два разряда четности; третьего мультиплексора, выходы 12 перво- При несоблюдении четности, т,е. когда на . го мультиплексора соединены с информаци- выходах 14 и t5 присутствуют единичные ейными входами второго мультиплексора и сигналы, фиксируется наличие ошибки в
Вторыми входами блока формирования чет- опрашиваемом разряде. В результате едииости, первые входы 13 которогосоединены 15 ничный сигнал с выхода 16 элемента И 5 в с выходами третьего мультиплексора, пер- сумматоре 6 инвертирует на обратный сигвый 14 и второй 15 выходы блока формиро- нал опрашиваемого разряда с выхода 17 единия четности соединены соответственно мультиплексора 2; на выход 18 устройства с первым и вторым входами элемента И, поступает исправленный сигнал опрашивавыход 16 которого соединен с первым вхо- 20 емого разряда. дом корректирующего сумматора по моду- Таким образом, технико-экономическое лю два, второй 17 вход и выход 18 преимущество предложенного устройства корректирующего сумматора по модулю два декодирования для коррекции одиночных соединены с выходом второго мультиплек- ошибок с одноразрядным выходом по срав- . сора и выходом устройства. 25 нению с прототипом заключается в повышеВ примере конкретной реализации ис- нии надежности устройства за счет пользован корректирующий код(24, 16), по- снижения annaðàòóðíü x затрат благодаря зволяющий корректировать как одиночные, исключению блоков перестановки и сравнетак и модули ошибок длины Ь = 4 за исклю- ния, уменьшения до двух разрядов четности чением ошибок во всех разрядах модуля, 30 (вместо 2Ь), до одного элементов И и . проверочная матрица которого дана на корректирующегосумматора(вместо Ь элефиг. 4. ментов И и Ь сумматоров).
Устройство работает следующим обра- Ф о р м у л а и з о б р е т е н и я зом. Устройство декодирования для коррекПри считывании сигналы с контрольных 35 ции одиночных ошибок с одноразрядным и информационных разрядов 8 блока памя- выходом, содержащее блок формирования ти (не показай) поступают на первый 1 и четности, первыйи второймультиплексоры, третий 3 мультиплексоры под управлением корректирующий сумматор по модулю два и .сигналов на адресйых входах 9; на выходах элемент И, причем информационные входы выделяются сигналы с разрядов (1, 5, 9, 13, 40 первого мультиплексора являются инфор17), или(2, 6, 10., 14, 18), или(3, 7, 11, 15, 19), мационными и контрольными входами устили (4, 8, 12, 16, 20), которые, поступая на ройства, первыми адресными входами
:входы блока 4, формируют на выходе 14 которого являются адресные входы первого сигнал четности, а на выходе 17 мультиплек- мультиплексора, адресные входы второго сора 2 под Управлением вторых адресных 45 мультиплексора являются вторыми адресвходов 10 выделяется опрашиваемый раз- ными входами устройства, первый и второй ряд(один из четырех информационных при- . выходы блока формирования четности соесутствующих на вйходах12 мультиплексора дийены соответственно с первым и вторым
1). Одновременно в преобразователе адре- входами элемента И, выход которого соедиса 7 происходит изменение сигналов на вхо- 50 нен с первым входом корректирующего сумдах 9 под управлением сигналов на входах матора по модулю два, о т л и ч а ю щ e e с я
10-следующим образом (таблица). тем, что, с целью повышения надежности за
Благодаря подобному преобразованию счет снижения аппаратурных затрат, в него сигналов на входах 9 в сигналы на выходах введены преобразовй фь адреса и третий
11 на выходы 13 мультиплексора 3 выделя- 55 мультиплексор, информационные входы коются сигналы с разрядов(1,8, 11,14, 21), или торого соединены с информационными и (2, 5, 12, 15, 22), или (3, 6, 9, 16, 23), или (4, 7, контрольными входами устройства, адрес10, 13, 24) в зависимости от опрашиваемого ные входы третьего мультиплексора соедина выход устройства разряда (из какого из нены с выходом преобразователя адреса, четырех модулей). Например, при опросе первыйивторойвходыкоторогосоединены
1807566 соответственно с первыми и вторыми адресными входами устройства, выходы третьего мультиплексора соединены с первыми входами блока формирования четности, вторые входы которого и информационные входы второго мультиплексора соответственно объединены и . подключены к выходам первого мультиплексора. выход второго мультиплексора соединен с вторым входом корректирующего
5 сумматора по модулю два, выход которого является выходом устройства.
1807566
S.
Составитель B.КонопЕллько
Техред M.Ìîðãåíòàë Корректор Л.йилипенко
Редактор T.Ðîæêîâà
Заказ 1385 Тираж .: Подписное
8НИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР
113035, Москва. Ж-35, Раушская наб., 4/5
ПрОифвОдственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 101
Яи,З
4 В,Ъ |г З .6 Ô l! Ф 111 МЙ ИФ®ф1 jj gpss
H 2
