Цифровой анализатор сигнала

 

Изобретение относится к средствам вычислительной техники и может найти применение в цифровых системах обработки информации различного назначения. Целью изобретения является повышение точности. Сущность изобретения состоит в том, что в Известное устройство анализа сигналов содержащее три блока памяти, блок управления , два умножителя, делитель, квадратор, блок извлечения квадратного корня, два накапливающих сумматора и аналого-цифровой преобразователь, введены четвертый блок памяти, три блока элементов ИЛИ и сумматор. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) П! ) (я)5 G 06 E 15/332

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ПАТЕНТУ

° » О

At

И

At

00 (гд

0ь

QO

М (21) 4850338а4 (22) 12.07.90 (46) 23.08.93. Бюл, hb 31 (71) Центральный научно-исследовательский институт "Морфизприбор" (72) М.В.Куприянова, В,A.Ñìèðíîâà и

С.И.Хазанович (73) Центральный научно-исследовательский институт "Морфизприбор" (56) Авторское свидетельство СССР

hb 1619297, кл. G 06 F 15/332, 1988 - (и рототип). (54) ЦИФРОВОЙ АНАЛИЗАТОР СИГНАЛА (57) Изобретение относится к средствам вычислительной техники и может найти применение в цифровых системах обработки информации различного назначения. Целью изобретения является повышение точности.

Сущность изобретения состоит в том, что в известное устройство анализа сигналов содержащее три блока памяти, блок управления, два умножителя, делитель, квадратор, блок извлечения квадратного корня, два накапливающих сумматора и аналого-цифровой преобразователь, введены четвертый блок памяти, три блока элементов ИЛИ и сумматор. 1 ил.

1836689

Изобретение относится к средствам вычислительной техники и может найти применение в системах обработки информации различного назначения.

Целью изобретения является повышение точности анализа сигнала.

Сущность изобретения состоит в том, что устройство содержит с первого по четвертый блоки 2, 6, 122 14 памяти, три сумматора 4. 10; 11, два умножителя 8, 13, делитель 16, квадратор 9, блок извлечения квадратного корня 15, три блока элементов

ИЛИ 3, 5, 7 и блок 17 управления.

Отличительными признаками от прототипа является введение четвертого блока памяти, трех элементов ИЛИ и сумматора 4, .что позволяет осуществлять декорреляцию обрабатываемых отрезков реализацией сигнала в каждом цикле работы устройства. . Ha фиг.1 представлена функциональная схема анализатора.

Принцип действия устройства состоит в следующем, Из последующего на вход сигнала t(t) лоследоеателено 1орннрулттсл отрезки реализацией fio, 4,, длиной в М точек каждая, из которых по модифицированной процедуре Грама-Шмидта рекурентно вырабатывается система . ортогональных функций у1, у, .... Для образования из зги> реализаций ортогонзльных компонент f1", f2" последовательно (s каждом такте образования очередной ортогональной функции (/))) декоррелируется таким образом. что на каждом шаге при образовании текущейортогональной базисной функции у(+1(гр) из всех реализаций

4+1®(1р)...., Рфр) р - 1...„N устраняется их составлЯющаЯ, пРопоРциенальиаЯ У1({гр) и образуются реализации тг" 1 1 «» k+1 некоррелированные с (/>1(ti), ...., р((гр):

Е((гр) - f) " {1р) — С)Я(ф1((гр), где корреляционный коэффициент равен

CI,k =, 21 (tp) t)k(tp)

p=1

П и этом ортогональная составляющая як+1 (т.е. составляющая с совпадающими ((+1) верхним и нижним индексом) нормируется на множитель (2 (2„„(л+)()2)1/2= с

p=1 и, таким образом, формируется очередная ортогональная функция

1(>)(+1(tp) - f1(+1 (tp) С1с+1

Изобретение иллюстрируется следующим примером выполнения. Блоки 2, 6, 12, 14 памяти — зто оперативные запоминающие устройства, вь)полненные в виде адресной памяти с произвольным обращением. Блок

Весь состав блоковустройства разбивается на 3 группы; 1ая — блоки вычисления коэффициентов спектра: первый блок памяти 2, первый элемент 5 ИЛИ, первый умножитель 8, первый сумматор 10, третий блок памяти 12; 2зя — блоки нормировки (вычисление среднеквадратической погрешности: квадратор 9, сумматор 11. блок извлечения

15 извлечения квадратного корня реализован по авторскому свидетельству (Ф 1015377 (МКИ G 06 F 7/552).

Блок 17 управления решен на принципах построения типового блока микропрограммного управления, Другие блоки устройства — умножители, сумматоры, делитель и др. выполнены стандартным образом на типовых интегральных микросхемах.

В блоке 2.хранятся отсчеты f(tp) реализаций.входного сигнала, в блоке 12 — отсчеты ортонормированной базисной системы

t{tp), а в блоке 6 — отсчеты декоррелированных сигналов

1(((){1р) — С(,f p(tp); р - 1, „., и в блоке 14 запоминаются коэффициенты

С)(,I, Аналого-цифровой преобразователь 1 осуществляет квантование входного сигна20 ла x(t) с интервалом Ь t квантования и на его выходе образуются отсчеты г (ср), tp — крат) но величине ht, р - 1, ..., N.

Блок 8 г1роизводит умножение входных отсчетов т. (гр) на значения 1й(гр), блок 10 (1

25 осуществляет ихсуммирование, и на выходе блока 14 памяти образуются коэффициенты . разложения

2:k - (Ы (tp) 22(tp).

30 которые запоминаются блоком 14.

Второй умножитель 13 реализует умножение коэффициентов С)(,f на значения базисных фУнкций Р{тр) в точках t1, ..., tN, так

35 что нз его выходе образуются величины С)( у1(гр), ..., С,g-1 k-1(tp).

Второй сумматор 4 осуществляет операции вычитания fk {t1) — С)(.k-1 (й(-1(гр). значения этого сигнала хранятся в блоке

40 памяти 6.

В блоке 9 производится квадрирование

pP(tl), ..., (/)(P(tN), блок 11 образует сумму

9t (tp) а блок 15 извлекает квадратный

2 р — 1 корень.

Блок 17 управления формирует тактовые сигналы синхронизации, сигналы управления (запись/считывание) блоки памяти, а также генерирует адреса для этих блоков.

1836689 корня 15, делитель 16; и Зя группа — блоки определения. текущих реализаций 1Р(1р). (0

Формула изобретения

Составитель B. Смирнова

Техред M. Моргентал Корректор М, Керецман

Редактор

Заказ 3021 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35. Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

Цифровой анализатор сигнала, содер- 5 жащий три блока памяти, блок управления, . два умножителя, делитель, квадратор, блок извлечения квадратного корня, первый и . второй накапливающие сумматоры и аналого-цифровой преобразователь, выход кото- 10 рого подключен к информационному входу первого блока памяти, выход первого умножителя — к информационному входу первого накапливающего сумматора, выход которого подключен к информационному входу 15 второго блока памяти, первый выход «оторого является информационным выходом анализатора, информационным входом которого является инфоомационный вход аналого-цифрового преобразователя, тактовый 20 вход которого подключен к первому тактоBoMJJ выходу блока управления, второйвосьмой тактовые выходы которого подключены к тактовым входам соответственно первого и второго умножителей, пер- 25 вого и второго накапливающих сумматоров, квадратора, блока извлечения квадратного корня. и делителя, выход которого подключен к информационному входу третьего бло. ка памяти,.первый и второй выходы 30 которого подключены к первым информационным входам соответственно первого и второго умножителей, выход квадратора- к . информационному входу второго накапливающего сумматора, выход которого под-. 35 ключен к информационному входу блока извлечения квадратного корня, выход которого подключен к первому информационному входу делителя, первый, второй и третий адресные выходы блока управления подключены к адресным входам соответственно первого, второго и третьего блоков памяти, входы управления записью-считыванием которых подключены соответственно к первому, второму и третьему управляющим выходам блока управления, отличающийся тем, что, с целью повышения точности, в него введены четвертый блок памяти; три блока элементов

ИЛИ и сумматор, первый выход которого подключен к первому входу первого блока элементов ИЛИ, выход которого подключен к информационному входу квадратора, второй выход второго блока памяти подключен к второму информационному входу второго умножителя, выход которого подключен к первому информационному входу суммато ра, второй выход которого подключен к информационному входу четвертого блока . памяти, первый-четвертый выходы которого подключены соответственно к второму информационному входу делителя. второму входу первого, первым входом второго и третьего блоков элементов ИЛИ,.первый и второй выходы первого блока памяти подключены к вторым входам соответственно второго и третьего. блоков элементов ИЛИ, выходы которых подключены к вторым информационным входам соответственно первого умножителя и сумматора, тактовый вход которого. подключен к девятому тактовому выходу блока управления, четвертые адресный и управляющий выходы которого подключены соответственно к адресному входу и входу управления записью-считыванием четвертого блока памяти.