Цифровой коррелятор

 

Изобретение относится к специализированным средствам вычислительной техники и может быть использовано для построения быстродействующего коррелятора , реализующего оценку взаимной корреляционной функции двух сигналов. Цель изобретения - повышение быстродействия. Цифровой коррелятор содержит арифметическое устройство 2, регистр памяти 3, блок коммутации 4, D-триггеры 6-10 и реверсивный счетчик 11.1 з.п.ф-лы, 5 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (s>>s G 06 F 15/336

l ОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (гОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ПАТЕНТУ (54) ЦИФРОВОЙ КОРРЕЛЯТОР (21) 4858045/24 (22) 08.08.90 (46) 23.08.93. 6юл. N 31 (71) Воронежский научно-исследовательский институт связи (72) Н,И.Козленка, Ю.В Левченко, Л.И.Алгазинова и Т,А.Жуковская (73) Воронежский научно-исследовательский институт связи (56) Авторское свидетельство СССР й" 1062719, кл. G 06 F 15/336, 1983.

Авторское свидетельство СССР

N.. 1130875, кл. G 06 F 15/336, 1984.,, И.„, 1836690 А3 (57) Изобретение относится к специализированным средствам вычислительной техники и может быть использовано для построения быстродействующего коррелятора, реализующего оценку взаимной корреляционной функции двух сигналов. Цель изобретения — повышение быстродействия.

Цифровой коррелятор содержит арифметическое устройство 2, регистр памяти 3, блок коммутации 4, 0-триггеры 6 — 10 и реверсивный счетчик 11. 1 з.п.ф-лы, 5 ил.

1836690

Изобретение относится к специализи- ционной свертки объемом 1000 и 3-х разрядрованным средствам вычислительной тех- . ном представлении значений сигнала Х разники и может быть использовано для рядность арифметического устройства и построения быстродействующего корреля- регистра памяти должна быть не менее 13, тора, реализующего оценку взаимной кор- 5 Рост разрядности арифметического устройреляционной функции двух сигналов. ства и регистра памяти требует увеличения

Известен цифровой коррелятор (авт. св. количества типовых микросхем, используеСССР М 1130875, кл. 6 06 F 15/336, 1984, мых для их реализации. При этом возраста"Цифровой коррелятор"}, содержащий М ет потребляемая устройством-прототипом сумматоров, общий регистр из M ячеек, ком- 10 мощность, Наращивание разрядности микмутатор и M регистров. росхемы, на основе которой может быть выДанное устройство представляет M-ка- полнено арифметическое устройство, нальный цифровой коррелятор, для случая например, микросхемы АЛУ, с последоваМ = 1 наиболее близок по технической сущ- тельным соединением цепей сквозного пености к предлагаемому устройству и по мне- "5 реноса приводит к увеличению времени нию авторов может служить прототипом. В выполнения арифметической операции. этом случае блок-схема устройства по Время выполнения операции(при условии, а.с.1130875 для M = 1 упрощается и прини- что входные сигналы цифрового коррелятомает вид,.изображенный на фиг.1, где 1 — ра, и информационные, и тактовый синхроарифметическоеустройство, 2,— регистр па- 20 низированы, а частоты их кратны) мяти. Название "арифметическое устройст- tF = tAp+(й-2)трр+ т pF+ ввфса; 4f) во" вместо "сумматор" по мнению авторов где ядр — задер>кка распространения сигнаболее подходит для блока 1 в силу выполня- ла от информационных входов микросхемы емых им функций: S+ Х, S — Х, S. Регистр как АЛУ к выходу переноса С4; буферный элемент назван регистром памя- 25 tpp — задержка распространеиия сигнати, Для случая М = 1 нет необходимости в ла от входа переноса к выходу переноса С4; использовании общего регистра из M ячеек tpF — задержка распространения сигнаи коммутатора по авт. св. СССР М 1130875. ла от входа переноса к выходу результата

Устройство-прототип имеет следующие вычисления; функциональные связи. Выход арифметиче- 30 n — число типовых микросхем АЛУ, исского устройства 1 соединен с информаци- пользованных при реализации арифметичеонным входом регистра памяти 2, выход ского устройства: которого является выходом цифрового кор- tc0 — время записи информации в ререлятора и соединен с первым информаци- гистр памяти; онным входом арифметического 35 tv — время формирования кода выбора устройства, второй информационный вход выполняемой АЛУ функции. которого является первым информацион- Увеличение времени выполнения арифным входом цифрового коррелятора, вто- метической операции приводиткснижению рым информационным входом которого быстродействия устройства-прототипа. служит двухразрядный вход управления ви- 40 Кроме того, устройство-прототип содержит дом операции арифметического устройства; большое количество связей, тактовый вход регистра памяти 2 является Цель изобретения — повышение быстротактовым входом устройства прототипа, действия.

Работа вышеприведенного устройства- Указанная цель достигается тем, что в прототипа соответствует работе устройства 45 цифровой коррелятор, содержащий арифпо авт. св. СССР 1130875 при M = 1 с учетом метическое устройство, выход которого потого, что двухразрядный двоичный код а Ь|, разрядно через регистр памяти соединен с соответствующий значениям сигнала У, по- первым информационным входом арифметического устройства, а второй ин<Ьормэциступает в момент времени t = на вход

50 онный вход и двухрэзрядный вход управления видом операции эрифметиче- управления видом операции являются соотско о устройства, ветственно первым и вторым информационПри большем объеме корреляционной ными входами цифрового коррелятора, свертки ее разрядность может значительно введены сумматор по модулю 2, блок коммупревышать разрядность кодов значений 55 тации, пять 0-триггеров, элемент НЕ, реучаствующих в свертке сигналов. В устрой- версивный счетчик, выход которого стве-прототипе зто приводит к необходимо- является выходом цифрового коррелятора, сти увеличения разрядности выход первого D-триггера соединен со счетарифметического устройства 1 и регистра ным входом реверсивного счетчика. тактопамяти 2. Тэк. при формировании корреля- вые входы первого, второго и третьего

1836690

D-триггеров соединены с тактовым входом регистра памяти и через элемент НŠ— с тактовым входом четвертого 0-триггера и являются тактовым входом коррелятора, инверсный выход четвертого 0-триггера соединен с информационным входом первого

О-триггера, прямой выход четвертого Dтриггера соединен с тактовым входом пятого. D-триггера, инверсный выход которого

- соединен с входом задания направления счета реверсивного счетчика, выход второго

D-триггера соединен с информационным входом пятого 0-триггера и с информационным входом блока коммутации, первый адресный вход которого соединен с выходом переноса арифметического устройства, первый вход сумматора по модулю 2 соединен со вторым разрядом входа управления видом операции арифметического устройства, второй вход сумматора па модулю 2 соединен со старшим разрядом второго информационного входа арифметического устройства, выход сумматора по модулю 2 соединен с вторым адресным входом блока коммутации, выход третьего D-триггера соединен с информационным входом четвертого О-триггера, первый выход блока коммутации соединен с информационным входом третьего О-триггера, второй выход блока коммутации соединен с информационным входом второго D-триггера.

При дополнительном поиске, проведенном авторами согласно п.52 Э3-1-74, не обнаружены обьекты со сходными признаками отличительной части. Учитывая это, авторы считают, что предлагаемое решение отвечает критерию "существенные отличия

Блок-схема предлагаемого устройства приведена на фиг.2, где введены следующие обозначения: 1 — сумматор по модулю

2, 2 — арифметическое устройство; 3 — регистр памяти; 4 — блок коммутации; 5 — элемент НЕ; 6 — третий D-триггер; 7 — второй

О-триггер; 8 — четвертый D-триггер; 9 — первый О-триггер; i0 — пятый D-триггер; 11— реверсивный счетчик.

Предлагаемое устройство работает следующим образом.

На второй информационный вход арифметического устройства 2 в i-том такте частоты Рт подается К-разрядный двоичный код

B», i = 1...N (фиг.Зб, К = 3), соответствующий

1-тому значению сигнала B. Цифровой коррелятор осуществляет свертку сигнала В с сигналом О, поступающим в виде двухразрядного двоичного кода a»b», i = 1...N на вход управления видом операции арифметического устройства 2. Примеры значений первого разряда а» и второго разряда b», i 1,2... кода представлены на фиг,Зг и Зд соответственно. На первый информационный вход арифметического устройства 2 пес»упэет m

-разрядный (m К) двоичный код с выхода

»

5 регистра памяти 3. Информац»»я разрядности m с выхода арифметического устройстI ва 2 записывается в регистр памяти 3 импульсами тактового сигнала С частотой F> (фиг.3а). В процессе вычисления цифровым

10 коррелятором свертки арифметическое устройство 2 реализует функцию: А + aB(-1), где А и В соответствуют значениям сигналов на первом и втором информационных входах арифметического устройства; ab — дво15 ичный код, подаваемый на вход управления видом операции. С учетом значений кода аЬ указанная функции преобразуется в следующие: А+ В, А-В, А.

Сигнал с выхода переноса арифметиче20 ского устройства 2 (фиг.Зж, m = К+ 1 - 4) поступает на первый вход блока коммутации 4, на второй вход которого подается сумма по модулю 2 (фиг,3e) старшего (знакового) разряда (фиг.Зв) кода, соответствую25 щего значению сигнала В, и второго разряда кода, соответствующего значению сигнала 0. Блок коммутации 4 по мере формирования предлагаемым устройством корреляционной свертки на каждом. шаге

30 вычисления определяет знак и оценивает значение некоторой промежуточной величины, образующейся в корреляторе в каждом такте частоты Рт. Промежуточная величина S», сформированная в i-том такте, 35 есть S» =А»-1+ a»B»(-1), где А»-1 представляет собой (m +1}-разрядный остаток промежуточной величины $»-t, выработанной в предыдущем (i-1)-ом такте. частоты F . Причем m младших разрядов остатка A»-s находятся в

40 i-том такте на выходе регистра памяти 3, а старший (m +1)-ый (знаковый} разряд — на выходе О-триггера 7, При этом на первом выходе блока коммутации 4 по оценке значения промежуточной величины Я»формиру45 ется сигнал Р» (фиг.Зи) индикатора наличия переноса (заема) в старшие разряды формируемой цифр» вым коррелятором свертки.

Если Я» > 2 или S» < -2, то сигнал Р» индицирует наличие переноса (эаема), а ос50 таток А» промежуточной величины Ь есть А»

S»mod2, Если -2 S» < 2 . то сигнал Р» свидетельствует об отсутствии переноса (заема), а остаток A» - S»

На втором выходе блока коммутации 4 в 1-том такте частоты F> вырабатывается сигнал (фиг.Зк), соответствующий знаку промежуточной величины S», знаку переноса и знаку остатка А».

1836690

Алгоритм работы данного устройства построен так, что знак промежуточной величины Si, знак переноса в старшие разряды и знак остатка Al всегда одинаковы. Точнее, знак Я! присваивается остатку Ai и переносу, 5

Сигнал с второго выхода блока коммутации

4 записывается (1+1}-м импульсом сигнала С и 0-триггер 7, с выхода которого как знак остатка Al (фиг.3c} поступает на третий вход блока коммутации 4 и используется в (!+1)- 10 ом такте для формирования промежуточной величины Зн-1. а как знак переноса записывается дополнительно в D-триггер 10,.тактируемый сигналом, подаваемым с выхода

D-триггера 8, и с инверсного выхода 0-триг- 15 гера 10 поступает на вход задания направления счета реверсивного счетчика 11.

Сигнал на инверсном выходе 0-триггера 10 представлен на фиг.3о.

Сигнал с первого выхода. блока комму- 20 тации 4 записывается в 0-триггер 6, тактируемый сигналом С, затем переписывается в 0-триггер 8, тактируемый сигналом С, да. лее в инверсном виде записывается в 0триггер 9, тактируемый сигналом С, и с 25 выхода D-триггера 9 поступает на счетный вход реверсивного счетчика 11. Сигналы на выходе 0-триггера 6, на инверсном выходе

0-триггера 8 и на выходе 0-триггера 9 изображены на фиг,Зл, Зм и Зн соответственно. 30

При используемом способе формирования корреляционной свертки частота счетных импульсов, поступающих на реверсивный счетчик 1.1. снижается по сравнению с частотой F> поступления входной 35 информации.

Диаграмма, изображенная на фиг.Зп, графически отражает процесс формирования корреляционной свертки, возникновение переноса и образование остатка. 40

Сформированная за N шагов корреляционная свертка ((ч — объем свертки) с точностью до остатка А!ч,-2» А!ч < 2 может быть воспроизведена с использованием информации, снимаемой с выходных разрядов 45 реверсивного счетчика 11 и соответствующей старшим разрядам свертки, начиная с (m +1)-го. Если требуется получить свертку с более высокой точностью, то необходимо учитывать остаток А!ч, m младших разрядов 50 которого в (N+1)-ом такте частоты FT находятся на выходе регистра памяти 3, а старший (m +1)-ый (знаковый) разряд — на выходе

D-триггера 7

Для того, чтобы описать вид информа- 55 ции на входе и выходе каждого блока введены обозначения

С! - а!В!(-1); I.= =1 ... N

ы, ((С!)) = Cimod2 где

О «»((Cl)) < 2

)г1, при Cl <О

) О,приCi>0 тогда

С! "-2 Cl*+ ((Cl)).

Функцией коррелятора является вычисление суммы

В I-ом такте накопления значение кода на выходе арифметического устройства 2 имеет вид

N2l " ((Из! + ((Cl))}), где йз! = Nz(l-1) — значение кода на выходе регистра памяти 3, равное значению кода на выходе арифметического устройства 2 в (i-1)-ом так накопления, Следовательно, Nzi = ((Йг(1-1) + ((С!)))).

Инверсное значение сигнала на выходе переноса арифметического устройства 2 равно

1 х — - (N2(i-1) + ((С!)) N2i).

Сигнал на выходе сумматора по модулю

2 хг! = Ci*.

Логические функции, реализуемые блоком коммутации 4, эквивалентны арифметическим функциям

О, при 0 :- Zi «» 1

1, при Zl = —. 1, Zl = 2

) О,при2!»1 (1, при 2! >0 где

Zi-хг!+ хз х1!-хз!+ Cl* х

2 х (N2(i-1) + ((Cl)) — !чг!) = хЗ! — — х

2 х (Nz(, 1) — 2 С!*+((С!)) — Nz;)

= x3l — (N2(1-1) — N2i + Cl).

С учетом того, что хз! = Уг(!-1)

Zi = Уг(1-1) — N2(l-1) — Йг! + Ci)

2

Всякий раэ, когда У1! равно 1, содержимое реверсивного счетчика увеличивается на 1 (если Уг! = О) или уменьшается на 1 (если

Yzl = 1). Обозначив значение кода числа на выходе реверсивного счетчика как (!. получим

1 = Ll 1+ У! (— 1 } г! .

1836690

Введем обозначение

Р 2п\ 4 2п) У (,)

Тогда

Rl 2 Li-1+ 2 УН(-1)Y2i — 2 YgI+

+ йз - 2 Ь-I — 2 (Уэ — Ун(1)Ур) + йз

Учитывая, что — i,Zi = — 1

Уэ - Ун (-1) о,г =0

2,2 =2

- Yq(-з) - (Nap-g - Йз + Сф

2 получим

Ri-2 Ь-1 — 2 У2ф1}+ И20->)— — Й2(+ С + Йл "(2 Ь-t— — 2 У2(м) + И2(-ц) + C(- йи + Сь

Из рекурентного соотношения Ri - Rt-1

+ Ci следует, что в N-ом такте накопления й(ч - C R.

1=i

Таким образом, значение корреляционной свертки может быть точно определено по выходным сигналам реверсивного счетчика 11, регистра памяти 3 и второго О-триггера 7..Блок коммутации 4 реализует функцию;

Y> X> Хз Хз+ Х1 Х2 Хз

Уз, Х> Х2 Хз+ Х1 Х + Х1 Хз, где Х1, Хг, Хз — сигналы на первом, втором и третьем входах блока коммутации соответственно;

Yp, Yz — сигналы на первом и втором выходах блока коммутации соответственно. .. Изобретение выполняется следующим образом.

Один из вариантов реализации блока коммутации приведен на фиг.4. Блок коммутации выполнен на сдвоенном мультиплексоре вида 4: 1 и инверторе. Первый и-второй адресные входы сдвоенного мультиплексора являются соответственно первым и вторым входами комбинационной логической схемы; вход инвертора соединен с четвертым информационным входом первого мультиплексора, с вторым и третьим информационными входами второго мультиплексора и является третьим входом комбинационной логической схемы; выход инвертора соединен с первым информационным входом первого мультиплексора, на . второй и третий информационные входы которого, а также на первый информационный вход второго мультиплексора подается потенциал логического 0; при этом на четвертый информационный вход второго мультиплексора подается потенциал логической 1; выходы первого и второго мультиплексоров являются соответственно

10 поступающие на входы V выбора выполняемой АЛУ функции и на вход переноса. Со

20 АЛУ. AllY работает в режиме выполнения

25 делах:

K (m

55 первым и вторым выходами комбинационной логической схемы.

Пример построения арифметического устройства 2 с использованием типового арифметическо-логического устройства (АЛУ) разрядности и логических элементов

И-НЕ, ИЛИ-HE, HE приведен на фиг.5. Первый и второй информациокные входы арифметического устройства 2 соответствует информационным входам А и В АЛУ. Выходы арифметического устройства 2 соответствуют выходам АЛУ, в том числе выход переноса соответствует выходу С4 АЛУ. Разряды входа выбора вида операции арифметического устройства 2 являются входами построенного на логических элементах дешифратора, который формирует сигналы, арифметических операций.

Предлагаемое цифровой коррелятор как быстродействующее цифровое устройство обработки сигналов мсжет быть выполнено с использованием микросхем серий, позволяющих реализовать требования, предъявляемые к скорости обработки информации, АЛУ, используемое при построении арифметического устройства 2, может быть выполнено на микросхемах АЛУ типа

К155ИПЗ.

В качестве регистра памяти 3 могут быть использованы микросхемы регистров памяти типа К155ТМ8, Блок коммутации 4 может быть реализован.с использованием микросхемы сдвоенного мультиплексора вида 4: 1 типа

К155КП2, Сведения о рекомендуемых микросхемах см. в книге E.А.Зельдина "Цифровые интегральные микросхемы в информационно-измерительной аппаратуре", — Л.: Энергоэтомиздат, Ленинград. отделение, 1986г., стр.157, 238.

В устройстве-прототипе (фиг.1) с ростом объема корреляционной свертки разрядность m арифметического устройства 1 и регистра памяти 2 растет по следующему закону:

m-К+P,2" EN<2Ð где К вЂ” разрядность кодов значений сигнала

Х;

N — объем корреляционной свертки.

В предлагаемом устройстве (фиг.2) разрядность m арифметического устройства 2 и регистра памяти 3 можно выбирать в пре1836690

Уменьшение разрядности арифметического устройства дает возможность повысить быстродействие цифрового коррелятора. При этом разрядность реверсивного счетчика 11 q = m — m Но требоваI ния к быстродействию этого счетчика могут быть снижены по сравнению с остальной частью устройства, поскольку он работает с максимальной частотой 1 более низкой, чем частота F> поступления входной информации..Причем г т 2m-K++3

Это обстоятельство в случае актуальности снижения потребления предлагаемого уст ройства, что возможно в силу уменьшения разрядности арифметического устройства 2 и регистра памяти 3, позволяет для соответствующих частот f выполнить реверсивный счетчик 11 на менее быстродействующих микросхемах, чем остальную часть устройства, но с малой потребляемой мощностью.

Реализация же счетчика на быстродействующих микросхемах при выборе m = Lg

l (g — разрядность одной типовой микросхемы, с использованием которой выполнено арифметическое устройство, а L— - целое число, удовлетворяющее условию: (L-1)g < К

«4 Lz) позволяет наиболее полно использовать возможность повышения быстродействия цифрового коррелятора эа счет снижения разрядности арифметического устройства. Кроме того, в предлагаемом устройстве уменьшается количество связей по сравнению с устройством-прототипом.

Формула изобретения

1. Цифровой коррелятор, содержащий арифметическое устройство, выход которого поразрядно через регистр памяти соединен с первым информационным входом арифметического устройства, второй информационный вход и двухразрядный вход управления видом операции арифметического устройства являются соответственно первым и вторым информационными входами цифрового коррелятора, о т л и ч а юшийся тем, что. с целью повышения быстродействия, в него введены сумматор по модулю два, блок коммутации, пять 0триггеров, элемент НЕ, реверсивный счетчик, выход которого является выходом цифрового коррелятора, выход первого 0триггера соединен со счетным входом реверсивного счетчика, тактовые входы первого, второго и третьего D-триггеров и тактовый вход регистра памяти соединены с тактовым входом коррелятора, подключенным через элемент НЕ к тактовому входу четвертого D-триггера, инверсный выход четвертого D-триггера соединен с информационным входом первого D-триггера, прямой выход — с тактовым входом пятого

D-триггера, инверсный выход которого соединен с входом задания направления счета реверсивного счетчика, выход второго Dтриггера соединен с информационными входами пятого О-триггера и блока коммутации, первый адресный вход которого соединен с выходом переноса арифметического устройства, первый вход сумматора по модулю два соединен с вторым разрядом входа управления выдачи операции арифметического устройства, второй вход сумматора по модулю два — со старшим разрядом второго информационного входа арифметического устройства, выход сумматора по модулю два — с вторым адресным входом блока коммутации, прямой выход третьего D-триггера соединен с информационным входом четвертого 0-триггера, первый выход блока коммутации соединен с информационным входом третьего триггера, второй выход блока коммутации — с информационным входом второго O-триггера.

2.Коррелятор по п.1, о т л и ч а ю щи йс я тем, что блок коммутации содержит два мультиплексора и инвертор, причем первый и второй адресные входы первого и второго мультиплексора являются соответственно одноименными входами блока, вход инвертора соединен с четвертым информационным входом первого мультиплексора, с вторым и третьим информационными входами второго мультиплексора и является информационным входом блока, выход инвертора соединен с первым информационным входом первого мультиплексора, к второму и третьему информационным входам которого и к первому информационному входу второго мультиплексора подключен источник потенциала логического нуля, к четвертому информационному входу второго мультиплексора подключен источник потенциала логической единицы, выходы первого и второго мультиплексора являются соответственно первым и вторым выходами блока.

-3 -8 +3 Ю +3 -Я +3 -3 +Э -8 -3 -3 З

4Г

6 4 -3 -Ю -У -C -у - У 4 «9

-/6

Составитель Л. Алгазинова

Редактор M. Кузнецова Техред М.Моргентал Корректор М, Керецман

Заказ 3021 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35. Раушскэя наб„4!5

Производственно-издательский комбинат "Патент", r, Ужгород, ул.Гагарина, 101