Устройство для обработки изображений

 

Изобретение относится к технической кибернетике, в частности к системам технической обработки изображения. Цель изобретения - повышение быстродействия. Для достижения цели в устройство введены четыре блока оперативной памяти промежуточных сумм, регистр старта, счетчик адреса , блок регистровой памяти, буфер данных и дешифратор адреса, а в операционный блок введены счетчик номера бита, регистр сдвига и регистр номера фильтра. Умножитель-формирователь , сумматор и регистрделитель. 1 з.п.ф-лы, 5 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)5 G 06 F 15/62

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ПАТЕНТУ (21) 4946061/24 (22) 30.05.91 (46) 23.08,93. Бюл. hL 31 (76) А.В.Горелов и Ы.В.Руцков (56) "Робот, Компьютер, Гибкое производство", M.. Наука, 1990, с.112-119.

Авторское свидетельство СССР

N. 1139044, кл. 6 06 F 15/62, 1983 — (прототип). (54) УСТРОЙСТВО ДЛЯ ОБРАБОТКИ ИЗОБРАЖЕНИЙ

Изобретение относится к технической кибернетике, в частности, к системам технической обработки изображения. Предложенное техническое решение позволяет реализовать свертку в окне 5-5 элементов с коэффициентами, аппроксимирующими функцию Гаусса, а также выполнять операции клеточной логики в окне 3 — 3 элементов, в частности, предлагаемое устройство может быть использовано для низкочастотной фильтрации полутоновых иэображений и обработки бинарных препаратов операторами клеточной логики.

Цель изобретения — повышение быстродействия.

Поставленная цель достигается тем, что в устройство для обработки изображений, содержащее блок микропрограммного управления, блок оперативной памяти результата, генератор тактовых импульсов, операционный блок, включающий регистр результата, арифметика-логический узел, узел памяти, мультиплексор. причем выход генератора тактовых импульсов соединен со входами синхронизации операционного. Ы„„1836693 АЗ (57) Изобретение относится к технической кибернетике, в частности к системам технической обработки изображения, Цель изобретения — повышение быстродействия.

Для достижения цели в устройство введены четыре блока оперативной памяти промежуточных сумм, регистр старта, счетчик адреса. блок регистровой памяти, буфер данных и дешифратор адреса, а в операционный блок введены счетчик номера бита, регистр сдвига и регистр номера фильтра. Умножитель-формирователь, сумматор и регистрделитель. 1 з.п.ф-лы, 5 ил, блока и блока микропрограммного управления, управляющие выходы с первого по седьмой которого подключены к одноименным управляющим входам операционного блока, выход которого через внутреннюю шину данных соединен с информационным входом оперативной памяти результата, вход управления записью-считыванием которой подключен к восьмому управляющему выходу блока микропрограммного управления, введены четыре блока оперативной памяти промежуточных сумм, регистр старта, счетчик адреса, блок регистровой памяти, буфер данных и дешифратор адреса, в операционный блок введены счетчик номера бита, регистр сдвига и регистр номера фильтра, а арифметикологический узел содержит умножитель-формирователь, сумматор и регистр-делитель, причем входная информационная шина устройства подключена к информационному входу-выходу буфера данных, выход которого через внутреннюю шину данных соединен с информационными входами-выходами операционного бло1836693 ка, регистра старта, четырех блоков оперативных памятей промежуточных сумм, блока оперативной памяти результата, блока регистровой памяти, входы управления записью-считывания и адресные входы которой соединены соответственно с девятым управляющим и адресным входами блока микропрограммногоуправления, управляющие выходы с десятого по тринадцатый которого подключены соответственно ко входам управления записью-считыванием четырех блоков оперативных памятей промежуточных сумм, четырнадцатый управляющий вход блока микропрограммного управления соединен со счетным входом. счетчика адреса, вход сброса которого соединен с пятнадцатым управляющим выходом блока микропрограммного управления, выход счетчика адреса подключен к адресным входам блока оперативной памяти результата и четырех блоков оперативных памятей промежуточных сумм, вход команды блока микропрограммного управления соединен через внутреннюю шину данных с выходом буфера данных, управляющий вход которого соединен с шестнадцатым управляющим выходом блока микропрограммного управления, семнадцатый управляющий выход которого соединен со входом управления записью регистра старта, адресный вход блока микропрограммного управления соединен с выходом дешифратора адреса, вход которого подключен к адресному входу устройства, вход управления блока микропрограммного управления подключен к управляющей входом шины устройства; в операционном блоке первая группа информационных входов умножителя-формирователя, группы информационных входов мультиплексора и регистра номера . фильтра подключены к информационному входу операционного блока, тактовые входы умножителя-формирователя, сумматора. регистра-делителя и регистра сдвига соединены со входом синхронизации операционного блока, первый и второй управляющие входы операционного блока соединены с первым и вторым управляющими входами умножителя-формирователя, выход которого подключен к первому информационному входу сумматора, второй информационный вход которого соединен с выходом регистра-делителя и информационным входом регистра результата. а выход подключен к параллельному информационному входу регистра-делителя и первому адресному входу узла памяти, второй адресный вход которого соединен с выходом регистра номера фильтра, управляющий вход которого подключен к третьему управляющему входу операционного блока, четвертый управляющий вход которого подключен к входу управления записью-считыванием узла памяти, а пятый управляющий вход соединен со входом сдвига регистраделителя, последовательный информационный вход которого соединен с выходом узла памяти. информационный вход которого подключен к выходу мультиплексора и ин10 формационному входу регистра сдвига, управляющий вход мультиплексора соединен с выходом счетчика, счетный вход которого соединен с шестым управляющим входом операционного блока, выходы регистра

15 сдвига подключены ко второй группе информационных входов умножителя-формирователя, седьмой управляющий вход операционного блока подключен к управляющему входу регистра результата, выход ко 0 торого является выходом блока.

Умножитель-формирователь содержит первый и второй коммутаторы и три регистра сдвига, тактовые входы которых подключены к тактовому входу

25 умножителя-формирователя, первый управляющий вход которого подключен к управляющим входам первого и второго коммутаторов, первые информационные входы которых подключены соответственно к последовательным выходам второго и третьего регистров сдвига, вторые информационные входы коммутаторов и последовательный вход третьего регистра сдвига образуют вторую группу информационных

35 входов умножителя-формирователя, выходы первого и второго коммутаторов подключены к входам сдвига вправо соответственно первого и второго регистpos сдвига, последовательные выходы кото40 рых подключены ко входам сдвига влево соответственно второго и третьего регистров сдвига, параллельные вхоДы регистров сдвига образуют первую группу информационных входов умножителя-формирователя, 45 выходы регистров сдвига образуют выход умножителя-формирователя.

На фиг.1 представлена блок-схема предлагаемого устройства; на фиг.2 и фиг,3 — примеры конкретного конструктивного выполнения операционного блока и блока микропрограммного управления; на фиг.4 и фиг,5 — блок-схема алгоритма работы устройства.

Устройство содержит блоки 1,2,3,4 оперативной памяти промежуточных сумм, блок 5 оперативной памяти результата. счетчик 6 адреса, блок 7 регистровой памяти (на четыре регистра) регистр 8 старта, операционный блок 9, буфер 10 данных, дешифратор 11 адреса, блок 12

1836693 микропрограммного управления, генератор

13 тактовых импульсов, канал 14 микроЭВМ

IBM РС.

Операционный блок 9 (фиг.2) содержит регистр 15 результата, арифметика-логический узел, включающий умножитель-формирователь 16, сумматор 17 и регистр-делитель 18, разупаковщик 19, узел

20 памяти, регистр 21 номера фильтра.

Разупаковщик 19 содержит мультиплексор 22, счетчик 23 йомера бита и регистр 24 сдвига.

Умножитель-формирователь 16 содержит первый и второй коммутаторы 25, первый, второй и третий регистры сдвига 26/1, 26/2, 26/3.

Блок 12 микропрограммного управления (фиг.3} содержит ПЗУ-контроллер 27, узел 28 старта выполнения операций. дешифратор 29. загрузки регистров, регистр 30 команды. В качестве ПЗУ-контроллера 27 может быть использовано устройство. описанное в книге Я. Iy "Органиэация 3ВМ и микропрограммирование" (изд. "Мир", M„

1975, стр.120, параграф 3.4,1., рис.3,7).

Устройство. работает следующим о6разом, Перед началом работы по сигналу с дешифратора 11 адреса дешифратор 29 загрузки регистров вырабатывает сигнал записи в регистр 30 команды, переводя ус-. тройство в один из двух режимов работы; свертка в окне 5-5 элементов или клеточная обработка, В режиме. свертки работа осуществляется следующим образом: по команде с дешифратора 29 данные через буфер 10 поступают в регистр 8 старта, Одновременно с этим другим сигналом дешифратор 29 устанавливает в активное состояние узел 28 старта, который представляет собой динамический Р-триггер, в результате на выходе узла старта устанавливается. уровень логической 1. По этому сигналу ПЗУ-контроллер . 27 переводится из состояния сброса в состояние формирования адресов микропрограммы. При этом ПЗУ-контроллер 27 осуществляет выработку управляющих сигналов в соответствии с алгоритмом обработки полутонового иэображения.

Изображение обрабатывается в режиме постоянного сканирования с вычислением в момент прихода по входной информационной шине очередного элемента изображения. Для выполнения свертки в окне 5-5 элементов необходимо осуществить перемножение соответствующей матрицы . изображения с матрицей коэффициентов. которая образуется путем перемножения соответствующих значений

25 формирователя 16, где умножаются на коэффициент 1, Умножитель-формирователь

5

1, 4, б, 4, 1 по строкам и столбца., с последующим делением результата пеоемножения на сумму всех коэффициентов. Так как полученная матрица коэффициент )в сепарабельна, достаточно произвести 5 ум. ожений элементов строки на коэффицие .ты 1, 4, 6. 4, 1 и полученные значения пром.жуточных сумм в 5 соседних строках умнокить на аналогичные коэффициенты, В целях уменьшения разрядности блоков -4 оперативной памяти применен способ с округлением промежуточных сумм с 12 разрядов до

8. Реализацию данного алгоритма осуществляют следующим образом.

Первые 4 байта информации по команде с ПЗУ 27 последовательно заносятся в блок

7 регистровой памяти, осуществляя тем самым первоначальную установку регистров блока 7, после чего блок. микроп рограммного управления переходит к выполнению основной . программы обработки. ПЗУ 27 вырабатывает адрес и сигнал считывания первого регистра блока 7. Данные иэ этого регистра поступают на вход умножителяработает следующим образом, Данные через шину данных поступают на входы параллельной загрузки сдвиговых регистров

26, Причем входы разведены так. что информация при записи умножается на 2. Деление на 2 или умножение на 2 осуществляется путем. сдвига информации вправо или влево на 1 разряд, Если необходимо получить коэффициент умножения 1 сдвиг осуществляется на один разряд вправо. При получении коэффициента 4 сдвиг осуществляется влево через коммутаторы 25, которые обеспечивают формирование окна при работе в бинарном режиме. Таким образом, получается умножение на 1, 4,6 (4+2). Данные, умноженные на коэффициент 1, пройдя «ерез сумматор 17 поступает в регистр 18.

Данные из второго регистра блока 7 поступают в умножитель-формирователь 16 с одновременной перезаписью в первый регистр блока 7, Эти данные в умножителеформирователе 16 умножаются на коэффициент 4 и.досуммируются к содержимому регистра 18. Данные с третьего регистра блока 7 поступают в умножитель-формирователь 16 с одновременной перезаписью во второй регистр блока 7. Содержимое регистра умножителя-формирователя 16 умножается на 2 и досуммируется к содержимому регистра 18. Эти же данные умножаются на 4 и также досуммируются к содержимому регистра 18, чем обеспечивается умножение соответствующих данных на коэффициент 6. Данные с четвертого ре-.

1836693 гистра блока 7 поступают в умнажительформирователь 16 с одновременной перезаписью в третий регистр блока 7.

Содержимое умножителл-формирователя

16 умножается на 4 и досуммируется с содержанием регистра 18. Данные с регистра старта 8 поступают в умножитель-формирователь 16 с одновременной. перезаписью в четвертый регистр блока 7. Данные в умножителе-формирователе 18 умножаются на 1 и досуммируютсл к содержимому регистра

18. В результате чего происходит сдвиг элементов строки в блоке 7; осуществлял продвижение окна вдоль строки. Содержимое регистра 18 делится на 16 путем сдвига на 4 разряда вправо и по сигналу с ПЗУ 27 записывается в регистр 15 результата, Таким образом регистр 15 содержит промежуточную сумму текущей строки.

После проведения операций по строке, осуществляется обработка промежуточных сумм, полученных при обработке предыдущих строк. Для этого блок 12 вырабатывает управляющие сигналы на блоки оперативной памяти промежуточных сумм, по которым данные из оперативной памяти поступают на умножитель-формирователь

16, умножаются на 1 и досуммируются к содержимому регистра 18, который уже содержит промежуточную сумму текущей строки. Данные из блока 2 поступают в умножитель-формирователь 16 и одновремен.но с этим блок 12 обеспечивает их перезапись в блок 1. Эти данные умножаются на 4 и досуммируютсл к содержимому регистра 18, обеспечивал тем самым умножение на 6. Данные из блока 4 поступают в умножитель-формирователь 16 с одновременной перезаписью в блок 3, Эти данные умножаются на 4 и дасуммируются к содержимому регистра 18, Данные из регистра 15 записываются в блок 4, тем самым завершая сдвиг формируемого окна на одну строку вниз. . После проведения этих операций данные в регистре 18 делятсл íà 16 путем сдвига на 4 и па командам с ПЗУ 27 через регистр

15 поступают в блок 5. После чего па сигналу с ПЗУ-контроллера 27 происходит увеличение счетчика адреса 6 на 1 с одновременным сбросом узла 28 в исходное састолние, подготавливая тем самым устройство к приему следующего элемента строки, После загрузки последнего элемента строки в регистр 30 по сигналу с дешифратора 29 заносится команда считывания результата, По этому же сигналу обнуляется счетчик адреса 6 и данные из блока 5 могут быть считаны микроЭВМ; Обработка всего кадра изображения производится строка за стра15

55 байта третьей строки в регистре 24 содержится информация аб окружении точки в текущей позиции, которая поступает в умножитель-формирователь 16 с одновременным увеличением счетчика 23 на 1 по модулю 7, Таким образом, после поступления информации иэ блока 1 происходит выбор текущего бита изображения и сохранение его в регистре 24, Данные из блока 2 поступают на разупаковщик 19, где выбирается аналогичный бит информации и кой па алгоритму, описанному выше. В ре>киме бинарной обработки устройство выполняет операции морфологической логики в окне 3 — 3 элемента с применением табличного метода полученил результата, который состоит в том, чта из элементов иэабра>кения фармируетсл девятираэрлдный адрес таблицы фильтров, записанной в узел памяти, и выбранные из таблицы данные являются откликом на окружение центральной точки.,Для увеличения быстродействия в качестве входной информации используется бинарное изображение, побитно упакованное в байт.

В режиме бинарной обработки изображения устройства осуществляет работу следующим образом. Па сигналу с дешифратора 11 дешифратор 29 выполняет запись бинарной информации с канала микраЭВМ 14 через буфер 10 в регистр 8 старта одновременно с этим по сигналу с дешифратора 29 устанавливается узел 23 старта в активное состояние, разрешая тем самым выраоотку управляющих сигналов с ПЗУконтроллера 27. После этого контроллер 27 вырабатываетуправляющие сигналы в соответствии с алгоритмом бинарной обработки. Данный алгоритм эакиочается в том, что все изображение сканируется окном З-3 элемента и определяется окружение центральной точки окна. Иэ сформированного. окна формируется 9-ти разрядный адрес таблицы фильтра, отклик которой лвллется новым значением текущей точки в обработанном изображении. В соответствии с апгоритмом па сигналам с ПЗУ-контроллера

27 данные иэ блока 1 поступают на разупаковщик 19, который функционирует следующим образом. Байт данных текущей строки обрабатываемого изображения поступает на мультиплексор 22 разупакавщика, где происходит выбор бита информации в соответствии с состоянием счетчика 23, который определяет положение бита в байте. Полученный результат по тактовому импульсу вдвигается в регистр 24. После этого на вход мультиплексора поступает байт данных предыдущей строки и выбирается аналогичный бит информации. После поступления

1836693

10 формации, который определен состоянием 15 окна обработки и номером фильтра, задава20 счетчика б на единицу и установка очередного байта информации. Считывание обра- 30 ботанного изображения аналогично считысохраняется также в регистре 24. Данные из регистра 8 также поступают в регистр 24 через мультиплексор 22. После накопления информации о текущем столбце данные из регистра 24 вдвигаются через коммутаторы

25 s регистры 26 блока 16 с одновременным продвижением ранее накопленной информации. 8 результате чего блок 19 содержит информацию о текущем окне обработки, которая представляет собой 9-ти разрядный адрес таблицы бинарных фильтров. Этот адрес, пройдя через сумматор 17, поступает на адресные входы узла памяти 20, в результате чего на его выходе появляется бит инемым содержимым регистра 21, в которую заносится информация о номере страницы таблицы фильтра из канала 15 по сигналу с дешифратора 29. Этот бит вдвигается в регистр 18. После выполнения 8-ми тактов обработки в регистре 18 хранится упакованная информация текущего байта обработанного иэображения. Эта информация пройдя через регистр 15. сохраняется в блоке 5. Содержимое блока 2 переписывается в блок 1, а содержимое регистра 8 — в блок 2. После чего происходит увеличение ванию в предыдущем режиме.

Формула изобретения

1. Устройство для обработки изображений, содержащее блок микропрограммного управления, блок оперативной памяти результата, генератор тактовых импульсов, операционный блок. включающий регистр результата, арифметико-логический узел. узел памяти, мультиплексор, причем выход генератора тактовых импульсов соединен со входами синхронизации операционного блока и блока микропрограммного управления, с первого по седьмой управляющие выходы которого подключены к одноименным управляющим входам операционного блока, выход которого через внутреннюю шину данных соединен с информационным входом блока оперативной памяти результата, вход управления записью-считыванием которого подключен к восьмому управляющему выходу блока микропрограммного управления. о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены четыре блока оперативной памяти промежуточных сумм, регистр старта. счетчик адреса, блок регистровой памяти, буфер данных и дешифратор адреса, в операционный блок введены счетчик номера бита, регистр сдвига и регистр номера фильтра, а

55 арифметика-логический узел соларжит умножитель-формирователь, сумматор и регистр-делитель, причем входная информационная шина устройства подключена к информационному входу-выходу буфера данных, выход которого через внутреннюю шину данных соединен с информационными входами-выходами операционного блока регистра старта, с первого по четвертый блоков оперативной памяти промежуточных сумм, блока оперативной памяти результата. блока регистровой f13 мяти, входы управления записью-считыванием и адресные входы последнего соединены соответственно с девятым управляющим и адресным выходами блока микропрограммного управления, с десятого по тринадцатый управляющие выходы которого подключены соответственно к входам уп равления записью-считыванием первого— четвертого блоков оперативной памяти промежуточных сумм, четырнадцатый управляющий выход блока микропрограммного управления соединен со счетным входом счетчика адреса, вход сброса которого соединен с пятнадцатым управляющим Bbl ходом блока микропрограммного управления, выход счетчика адреса подключен к адресным входам блока оперативной памяти результата и первого — четвертого блоков оперативной памяти промежуточных сумм, вход команды блока микропрограммного управления соединен через внутреннюю шину данных с выходом буфера данных, управляющий вход которого соединен с шестнадцатым управляющим выходом блока микропрограммного управления, семнадцатый управляющий выход которого соединен

С входом управления записью регистра старта, адресный вход блока микропрограммного управления соединен с выходом дешифратора адреса, вход которого подключен к адресному входу устройства, вход управления блока микропрограммного управления подключен к входной управляющей шине устройства, в операционном блоке первая группа информационных входов умножителя-формирователя, группы информационных входов мультиплексора и регистра номера фильтра подключены к информационному входу операционного блока, тактовые входы умножителя-формиp0BBTeRR, сумматора, регистра-делителя и регистра сдвига соединены с входом синхронизации операционного блока, первый и второй управляющие входы которого соединены с первым и вторым управляющими входами умножителя-формирователя, выход которого подключен к первому информационному входу сумматора, второй

1836693 информационный вход которого соединен с выходом регистра-делителя и информационным входом регистра результата, а выход подключен к параллельному информационному входу регистра-делителя и первому адресному входу узла памяти, второй адресный вход которого соединен с выходом регистра номера фильтра, управляющий вход которого подключен к третьему управляющему входу операционного блока, четвертый управляющий вход которого подключен к входу управления записью-считыванием узла памяти, а пятый управляющий вход соединен с входом сдвига регистра-делителя, последовательный информационный вход которого соединен с выходом узла памяти, информационный вход которого подключен к выходу мультиплексора и информационному входу регистра сдвига, управляющий вход мультиплексора соединен с выходом счетчика номера бита, счетный вход которого соединен с шестым управляющим входом операционного блока, выходы регистра сдвига подключены к второй группе информационных входов умножителя-формирователя, седьмой управляющий вход операционного блока подключен к управляющему входу регистра результата, выход которого является выходом операционного блока.

2. Устройство по п,1, о т л и ч а ю щ е ес я тем, что умножитель-формирователь содержит первый и второй коммутаторы и три регистра сдвига, тактовые входы которых

5 подключены к тактовому входу умножителяформирователя, первый управляющий вход которого подключен к управляющим входам первого и второго коммутаторов, первые информационные входы которых подключены

10 к последовательным выходам соответственно второго и третьего регистров сдвига, вторые информационные входы коммутаторов и последовательный вход третьего регистра сдвига образуют вторую группу информаци15 онных входов умножителя-формирователя, выходы первого и второго коммутаторов подключены к входам сдвига влево соответственно первого и второго регистров сдвига, последовательные выходы которых

20 подключены к входам сдвига вправо соответственно второго и третьего регистров сдвига, параллельные входы регистров сдвига образуют первую группу информационных входов умножителя-формирователя, 25 выходы регистров сдвига образуют выход умножителя-формирователя, второй управляющий вход умножителя-формирователя подключен к входам задания режима первого, второго и третьего регистров

30 сдвига, 1836693

Т

l,2, 54;5 б,7„8 9,70

1836693

7/ ачало ращ ение

Чт ице 6аниих. Rnxrre nu ремРРяу

Зались юрьи дрггюлр Ю

Ункреиенж счетюка Ю

6цнарни й

true апера&ай np wmu гру м um региюр 24

Фаемие ееислюа 8 сруУамь пМ A

3 реги/77 24 ереписалэ ре-.) гхар2 6 егасв ащчипа um. ю аЕаау Ми Я&п ь дрееатР 78

ЗЬцгь

Р уденце ФОийиды Paik - счетчика б . ЯриЩения

ФлулаюаЬг

Режи а.. Уатте лрр ozo eucrvjei рвеистробой ламяли 7.,ум жение,ю 7 и sunna Фргаелф Ю

-" ФФюие людово Лживы,аерарфойпаилии ч,лере.рант пербый реаиелр, умновакие на

Ф исЭсуюжi Ееее юc e егисщ . чу аа. щревьеео щайстрх реяробсон, панаев Ч, лерезалаа k

ЯвРай реатпР, ртмтие тб, :Яауиииродание н содермамоиу . рееистра Э

Мявшие четдеррага регистра

puggy даиуущи 7, щщууЙФ ревиста умиожею ц дощкмиро3ание к си,реж лра 18 вюе региащФа, леретась лАрааФ Р ртквро"

66 ЯЮРЩ/7ИI р ЦРЯОЖИНМР HO У и6осуиипробание ч содержииореаицара 78 чгаенце олеРптиднаи лачим Ющипь лlo Йяемслр24

meme обит ай льюли.2

1836693 йелеиое,аегислра 1Þ на 1б и Запись а рсгисла 15

mpíèå аператцйт памяти 1мнекение на 4 и досуттраewe z содержимому регистр 78

Чтение аперап и нои пдмявц 2, пц>елось Ф верстибиую ло- крпп /, уунвжение на б и аасумийрабание /г садержамому

PPZuCmPa 78

Чтете олерап и3ной ааиятиЮ щрвмпжь 8 отрпиц6нця понят. акнвкеное на 4 v ующммираанае A садержомому ръгцстра

78 . рвение опер рпи5ноц лоряпт 4 ередапись 6 операртбнув м- .апгь g, 6куимцробаное ff со -.

1ержнмому ребра Ю и иножение ы 7 мелете содержимого pezucm щ т "/а, nepeza vca содержимого егослра 716 оперпта5нув памфил@ 4

Запись сайржимаго pepucmp !

Р а операти5ную лаиять 5 кличет лепгвжаЮ на 1

Составитель Л, Логачева

Техред М. Моргентал Корректор Л Тивринн

Редактор

Заказ 3021 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва. Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г, Ужгород, ул.Гагарина. 101