Устройство для сложения

 

Комитет Российской Федерации ио патентам и топариым знакам

ОПИСАНИЕ ИЗОБРЕТЕНИЯ, I(ПАТЕНТУ М

СР

СР

)>ай

4: „)

Q0 (21) 4918700/24 (22) 19.12.90 (40) 15.10.9Э Б, ол. Na 37-38 (71) Московский физико-технический институт (72) Коваленко АП.; Малинин АИ; Цетинин И.Ю. (73) Цетинин Игорь Юрьевич; Коваленко Апександр

Павлович; Малинин Анатолий Иваногич (54) УСТРОЙСТВО ДПЛ СЛОЖЕНИЛ (57) Изобретение относится к области вычислительной техники и может быть использовано при разработке узлов высокопроизводительных вычислительных систем. Цепью изобетения лвляетсл повышение точности суммирования с округлением.

Устройство сложения содержит и сутл латоров 11 .

1.и, выходы суммы которых явпл,отся соответствующими выходами устройства, а входы операндов (в) ВГ ()I) 2001428 С1 (51) Я О (шина АБ), кроме старших разрядов (А и А ), сум— о о методов 12 1 К вЂ” соответствующими входами усцюис,ва, и блок 2 анализа переносов, входы лев р"non»"ния и распространения которого соединены с соо ветствуюшими выходами сумтлатороя 1.1

1п,.,пд.- переноса которых соединены с соотвл ну о ими выходами блока 2. Дополнительно вве-;; ны К-1 полусумматоров 31 ЗЛК вЂ” 1. Осо— бе»носгью работы устройства явпяетгя то, что при робо е для любого отрезка суммирования, соответ Tp гющсго любому из сумматоров 1.1 . 1 и, биты переполнения и распространения не могут равняться 1 ".äþâpåìñ:íío, что и позволяе повысить точность сумжровя ия с округлением, не ухудшая при ото,.i Гь;;.тродействия 1 ип

2001428 ва

Изобретение относится к области вычислительной техники и может быть использовано при разработке узлов высокопроизводительных вычислительных систем. 5

Целью изобретения является повышение точности суммирования с округлением.

На чертеже приведена схема устройстУстройство для сложения с округлением содержит 1i-1л сумматоров, выходы суммы которых являются соответствующими выходами устройства, а входы операндов, кроме старших разрядов, со второго по К сумматоров — соответствующими входами устройст- 15 ва, и блок 2 анализа переносов, К-1 полусумматоров 31 — Зк-1, входьi 41 — 4к-1 признака сигнала округления устройства.

Дополнительно введенные полусумматоры позволяют производить операци о округления одновременно с операцией сложения и при этом гарантировать правильность получаемого результата. Правильность результата гарантируется тем, что ни для какого отрезка суммирования П и P не равны "1" одновременно, Действительно, максимальная сумма для отрезков со 2 по К-1 будет в том случае, когда только один из старших битов операндов равен 1, а на все остальные входы, включая и дополнительный вход младшего разряда, поданы

"1", при этом сумма отрезка равна

1.011111..11 (точкой отделен бит переполнения), С другой стороны правильность результата гарантируется тем, что 35 дополнительно введенные элементы фактически суммируют подаваемые на их входы числа.

Устройство работает следующим образом: на входы операндов сумматоров 1.1 ... 40

Формула изобретения устройство для сложения, содержащее и 45 сумматоров и блок анализатора переносов, причем входы младших разрядов первого и второго операндов I-го сумматора соеди50 ми входами соответствующих разрядов тройства, выходы суммы сумматоров явуст ляются выходов результата устроиства, вход (где 1 = 2, 3Ä ., К, К < п) переполнения и распространения переносов блока анализа переносов соединен с одноименным выходом соответствующего сумматора, вход переноса (i - 1)-ro суммэтора соедин н с соответствующим выходом переноса

1.п, кроме входов Ао и В<> сумматоров 1.2 ...

1.К подаются соответствующие биты суммируемых операндов, а биты которые должны были подаваться на входы Ао и Во сумматоров 1.2 ... 1.К подаются на входы полусумматоров 3 1 ... 3,K 1. Выходы суммы сумматоров 1.1 ... 1.п являются выходами устройства. В процессе работы сумматоры

1.2 ... 1.п вырабатывают биты П и Р, которые стандартным образом обрабатываются блоком 2, выходы переноса которого соединены с входами переноса соответствующих сумматоров.

Дополнительные пояснения по поводу дополнительного входа младшего разряда

М: бит на этом входе суммируется с соответствующими битами операндов, приходящими на этот сумматор, и по результатам этого суммирования формируются биты П и P. Бит

С прибавляется к этой сумме на завершающей стадии суммирования.

Блок 2, поскольку анализ бита С для каждого сумматора может выполняться независимо от остальных, необязательно может выполняться в виде функционально выделенного узла, например блок 2 состоит из функционально независимых подблоков, каждый из которых вырабатывает свой бит

С независимо от остальных и помещен в один корпус с соответствующим сумматором.

Сигнал округления подается на один из входов 4.1 ... 4,К-1. При этом на все остальные входы округления должны подаваться О. (56) Авторское свидетельство СССР

N. 1415223, кл. G 06 I 7/50, 1986.

Титце А., Шенк К. Полупроводниковая схемотехника, М.: Мир, 1983, с, 332-334, фиг. 19.30 (прототип), блока анализа переносов, отличающееся тем, что, с целью повышения точности сложения с округлением, устройство содержит

К - 1 полусумматоров, причем выход суммы (i-1)-го полусумматора соединен с входом старшего разряда первого операнда i-ro сумматора, вход старшего разряда второго операнда 1-го сумматора является входом признака сигнала округления устройства, вход младшего разряда (I - 1)-ro сумматора соединен с выходом переноса (i - 1)-го полусумматора, первый и второй входы которого являются дополнительными входами устройства,