Цифровой интегратор

 

ОПИСАНИЕ

Союз Советских

Социалистических

Республик

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Вмссюз я патентнО-тбх и, i;-D" RR бибат.стена Мь, Зависимое от авг. свидетельстьа .,"

Кл. 42m., 1, 02

Заявлено 12.1Х.1966 (1ч" 1161771/26-24),ЧПК О 061

УДК 681.335.7(088.8) Приоритет

Опубликовано 17.V.1968. Бюллетень ¹ 17

Дата опубликования опнсашгя 6Л>111.1968

Комитет по делаю изобретений и открытий при Совете 11ииистров

СССР

Автор изобретения

В. И. Агибалов

Заявитель

ЦИФРОВОЙ ИНТЕГРАТОР

C(с присоединением заявки ¹

Известные цифровые интеграторы оперирующие с одноразрядными приращениями, содержат регистры подынтегральной функции, формирователь приращений интеграла, сумматоры и логические схемы.

Предложенный интегратор отличается от изввспных тем, чта содержит дополнительный регистр для задания в дополнительном коде емкости регистра формирования приращений интеграла и подключенную к и нтегратору че- 10 рез ячейки запоминания знака кода подынтегральной функции и знака произведения подынтегральной функции на приращения аргумента логическую схему формирования сигнала на ввод числа из дополнительного регист- 15 ра. Последний через схему преобразования прямого кода дополнения в дополнительный, два клапана и сумматор включен,в цепь циркуляции кода в регистре формиро вания приращений интеграла. 20

Такое выполнение интегратора позволяет повысить точность вычислений и расширить функциональные возможности за счет изменения в процессе работы емкости регистра формирования приращений интеграла. 25

На чертеже приведена схема интегратора.

Оы содержит узлы обычного цифрового интегратора 1 и схему ввода дополнений, обеспечивающую задание произвольной емкости и состоящую из регистра 2 дополнений, схемы 3 30 преобразования прямого кода дополнения в дополнительный, клапана 4 ввода прямого кода дополнения, клапана 5 ввода дополнительного када дополнения, сумматора 6 дополнений, ячейки 7 запоминания знака кода у, схемы 8 определения знака произведения у . dx и схемы 9 образования сигнала на ввод дополнения.

Ь регистре 2 хранится код, соответствующий дополнению требуемого значения А до значения 2 . Этот код в процессе вычислений суммируется с содержимым регистра 10 (цепь

2 4 б) или вычитается нз него (цепь 2 — 8— ,> — 6), так что «действующее» значение емкости регистра 10, которое определяет масштаб выходной величины, оказывается равным ч.

Дополнение 2 — А вводится в регистр 10 при появлении первого приращения dx, а так

>ке при появлении этого приращения после образования приращения dz на выходе интегратора. Сигналом на ввод дополнения является импульс на выходе ячейки 11 илн 12 схемы 9 в зависимости от знака произведения у. dx. Знак произведен я g dx, в свою очередь, определяется схемой 8. Каждый нз импульсов dz устанавлпваст схему 9 в исходное саcòîÿíèå. Первый сигнал любого знака, приходящий после этого ня вход схемы 9, вызывает появление сигнала соответствующего знака на ее выходе. Очередной сигнал того же знака на входе не вызывает соответст|вующего сигнала на выходе, если после первого сигнала отсутствует приращение AZ. Смена знака на входе. схемы 9, происшедшая после первого входного сигнала, но до появления приращения AZ, вызывает ввод дополнения со знаком противоположным предыдущему, т. е. компенсацию введенного ранее дополнения. При этом ячейки 18, 14 и 15 устанавливают схему 9 в исходное состояние, так что следующий сигнал любого э пака воспринимается, как первый.

Приращение ЛЛ в интеграторе 1 выделяется обычным путем.

Предмет изобретения

Цифровой и нтегратор, оперирующий с одноразрядными приращениями, содержащий регистры подынтегральной функции и формирователь приращений интеграла, сумматоры и логичеокие схемы, отличающийся тем, что, с целью повышения точности вычислений и расширения функциональных возможностей за счет изменения в процессе работы емкости

5 регистра формирования приращений и нтеграла, о н содержит дополнительный регистр для задания в дополнительном коде емкости регистра формирования приращений интеграла и подключенную к интегратору через ячейки за10 поминания знака кода подынтегральной функции и знака произведения подынтегральной функции на приращения аргумента логическую схему формирования сигнала на ввод числа из упомянутого дополнительного регистра, 15 который через схему преобразования прямого кода дополнения в дополнительный, два клапана и сумматор включен в цепь циркуляции кода в регистре формирования приращений интеграла, Составитель Е. Елагин

Редактор Е. В. Семанова Текред А. A. Камышникова Корректоры: А. П. Татаринцева и Н. И. Быстрова

Заказ 21!2/13 Тираж 530 Подписное

ЦНИИПИ Комитета по делам изобретений п открытий при Совете Министров СССР

Москва, Центр, пр. Серова, д. 4

Типография, пр. Сапунова, 2