Интегрирующее устройство
294I56
ОПИСАНИЕ
ИЗОБРЕТЕН ИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
Ссюа Соеетских
Социалистических
Республик
Зависимое от авт. свидетельства ¹
Заявлено 28.111.1969 (¹ 1325244/18-24) МПК G 06j 1/02 с присоединением заявки ¹
Приоритет
Опубликовано 26 1.1971. Бюллетень ¹ 6
Дата опубликования описания 9.VI I I.1971
Комитет по делам изобретений и открытий прн Совете Министров
СССР
УДК 681.332.64 (088,8) 1
/ L
Автор изобретения
О. Н. Пьявченко
Заявитель
Таганрогский ради технический институт
И HTE ГРИРУЮ1ЦЕЕ УСТРОЙСТВО
Данное изобретение относится к области вычислительной техники,,например к цифровым дифференциальным анализаторам (ЦДА).
Известны интегрирующие устройства цифровых дифференциальных анализаторов последовательного типа, содержащие блоки интегри рования, сумматоры, преобразователи, блоки формирования приращений и остатков, запоминающие устройства, вентили и собирательные схемы.
Для известных устройств характерна необходимость хранения слагаемых в запоминающем устройстве при ращений, что связано с увеличением объема запоминающих устройств; при большом количестве интеграторов возрастает время обращения к запоминающему устройству; суммирование квантовых приращений снижает точность суммирования.
В предложенном интегрирующем устройстве цифрового дифференциального анализатора суммирование приращений производится по мере их вычисления без цромежуточного хранения в запоминающем устройстве. Для этого один вход блока интегрирования соединен с выходом запоминающего устройства значений подынтегральной функции, вход которого соединен через первую собирательную схему и вентили с первым выходом блока ингегрирования и с одним выходом последовательного сумматора блока формирования приращений и остатков, вход приращений подынтегральных функций блока интегрирования подключен через вторую собирательную cxLму и через вентили к выходу запохпгнающего устройства приращений и выходу блока формирования приращений и остатков, которь1й подключен через друтой вентиль к одному входу третьей собирательной схемы, другой вход которой соединен через еще один вентиль с выходом зг помипающего устройства приращений, выход трстьей собирательной схемы подключен ко входу приращений перемспших
15 блока интегриро вания, выход неквантовых приращений которого подключен к преобразователю, вы од преобразователя соединен через вентиль со входом последовательного накопительного сумматора и через друтой
2р вентиль с одним входом четвертой собирательной схемы, выход последовательного сумматора через вентиль подключен к другому входу четвертой собирательной cxc ìû, выход которой подключен к одною входу последовательного сумматора блока формирования приращений и остатков, крутой вход которого подключен к выходу пятой собирательной cxL мы, один вход которой через вентиль под л;очен к выходу запоминающего устройства ос3Q татков, а другой соединен с выходом рггист294156 ра приращений, вход которого соединен через вентиль с запоминающим устройством приращений, выход последовательного сумматора блока формирования приращений и остатков подключен через,вснгиль к одному входу собирательной схемы и ко входу схемы анализа приращений зтого же блока, выход схемы анализа приращений через вентиль подключсн к другому входу собирательной схемы, выход которой подключен к запоминающему
) стройству приращений и остатков.
1ia чертеже приведена функциональная схема предлагаемого ингегриру(ощего устройства
ЦДА последовательного (ипа.
Р1нтегрирую(цее устройство ЦДА содержит: олок 1 интегрирования, в котором в процессе решения Вычисляются значения по дынтегральных функций, определяются величины нсквантовых приращений; преобразователь 2, в котором по сигналу инверсии осуществляется преобразованис кода приращения; последовательный накопительный сумматор в котором в процессе вычислений образуl01 ся суммы некВBHòÎÂûõ п1)ирaщени (; блок 4 формирования приращений и остатков, в котором при отсутст вии анализа вычисЛЯЕт H C) М Ма OCTBTKB C IIPHP Bill OHHCi>1> Найденным в блоке 1 интегрирования или в последовательном накопитель loll сумматоре 3, а
llpH наличии сигнала анализа определяется алгебраическая сумма:поступившего из блока
1 интегрирования числа с выбранным из заномипающ го устройства прира(ценном и на основании зтой суммы образуется приращеHI(8 по IlpaBHë : если сумма положительная, то приращение равно — 1, если сумма составляет О, то и приращение равно О, если жс сумма отрицательная, то приращение равно
1 вентиль 5, открь)ваемый сигналом отсутствия анализа; собирательную схему 6; собирательную схему 7; вентиль 8, открываемый сигналом коммутации входа приращений подынтегральных функций и сигналом отсутствия а нализа; вентиль 9, открываемый сигналом наличия обратной связи по входу приращений подын,егральных функций; собирательную схему 10; в;нгиль 11, открываемый сигиа Io!kl коммутации входа, приращений переменных интегрирования; вентиль 12, Открываемый сигnaiioi t .ия обратной связи ilo входу приращений переменных интегрирования; вентиль И, открываемый сигналом наличия анализа; вентиль !4, открываемый сигналом суммирования;
;вентиль 15, открываемый сигналом квантования; вентиль 16, открываемый сигналом Окончания суммирования; собирательную схему 17; последовательный сумматор И; собирательную схему 19; регистр п риращения 20; вентиль 21, открываемый сигналом ана.lllза и сигналом коммутации входа приращений подынтегральной фу нкции; вентиль 22, открываемый сигналом отсутствия анализа; вентиль 2;3, открыг>аемый сигналом отсутствия анализа; схему 24 BHB;IHBB при рагцепий, B ко горой, если исследуемое число положительное, образуется приращение, равное — 1, если число
15 равно О, образуется нулевое приращение, если число отрицательное, образуется приращение, равч(ое + 1; вентиль 25, открываемый сигналом анализа; собирательную схему 26;
27 — запоминающее устройство значений подынтегральных функций;
2d — запоминающее уст ройство приращений;
29 — запоминающее устройство остатков.
25 Б ЦДА решение дифференциальных уравнений заменяегся решением разностно-квантовых уравнений и осуществляется по алгоритму
65 — "«" ) =й 11 И в "- (- ) -(— rk yk удр
*V У
+ 1I V (k — I) (1q I) S
yk8
Ду (я =-1, если p(k; = О, если p k), " (ф-1) 11 11 1 ; (1-1- г ) квну
11 Ъ ю(в — 1) (i i-1}
ХВ ii
Ду (. — 1, если q(k; х =О, если q А), v 7ув(1I I) Уд(1- 1): — Ув1+ й
Ду
) д5 в (i-, I) — Vxk (i l) 9в (1;1) 5 S
Ду Ду
1=ч (1 =-, если п1(„1) — 1; II>,. — -0 при 1 =, y+1,..... k — 1), дЗ И, 1) „1 И, ц чзв(1 1) — rk1o (1в в
У (у
VSak (ii+ I) О „,в1
+ II1> + + II Sigil
Ду Ду
V в (1 .I) 11 V k(1+I) + 5 S
В + fk
Ду Ду
+II R- V .-;
Ь
ykp
294156
5
os -, $ и>А (l+1) П вЂ” 1 д ц V >) (I 1) — М Р ц 1>) sh
У У
+ П V eA(l+1) + -h!
s 0s.
/Ф
ЛУ Л) R (k=1,2..... L, S„=<, у (х„)=у ) В этих выражениях у>,; (k = 1, 2, ..., L)-кватовые значения подынтегральных функций в точке х„;;
Лу = R > — квант величины у>,(, R — основания ис>гользуемой la ЦДЛ системы счлсления;
Ъ у>,<(+1> — — у),(1+» — у),; — квантовое приращение подынтегральной функции у, Чх)>(,.>.1> — — х),(,+1) — xh; (k = 1, 2,..., 1.) квантовые приращения переменных интегрирования xh (k = 1, 2,..., L);
VSh<1+1) Sh((+1) — S1h, — квантовое прира щение интеграла;
VS,1((;,1) — алгебраическая сумма приращений интегралов;
VS> <1 1) — подлежащее хранению в запоминающем устройстве приращение П,hVS>:<,; !> или VS аА(1->-1), 0S ),<1+» = S h<; 1) — S.. ><;.>.1) — остаток, полученный при квантовании значения переME ÍÍOÉ 5., >,<;->.1>, р,ь (a) !1 — функция расчленения, позволяющая из числа а выделить число с b-<о по с-й разряд включительно;
П„>„— равный 1 или О .признак подачи на вход подынтегральной фу>акции вычисленного в (k — 1) -ом интегрировании приращения
VS
0 признак подачи на вход переменной интегрирования вычисленного в (k — 1) -ом интегрировании приращения VS
Вычисления в интегрирующем усгройстве в
1-ом шаге интегрирования осуществляются следующим образом.
В зависимости от наличия признаков сигналов П,ь П!>„ П !>, П,>, предлагаемое устройство работает или в режиме, в котором в различных сочетаниях вы полняются операцли ин5
65 тсгрирования, суммирования и квантования, или в режиме анализа приращений.
В соответствии с алгоритмом перед началом гп(тегрирования в А-ом интервале на вход приращений переменных интегрпрова>ния блока 1 через вентиль 11 или вентиль 12 по сигналу П>,,„., или П„-, подается приращение . Если признак П.,>„= 1(П,.>„— 0), Лу приращение выбирается из запоминающего устройства и через вентиль (1 и собирательную схему 10 заносится в блок интегрирования. Если же признак П„>„= 1, а П>, —— О, то в блок 1 интегрирования через вентиль 12 и собирательную схему 10 с выхода блока 4 <> ю (А1) (!.>-1) подается приращение
Лу
На вход приращений лодьи(тегральных функций информация постулает по признакам
П„>,, и П„ц>,. При наличии признака П„>, = 1 через вентиль У и собирательную схему 7 с выхода блока 4 в блок 1 интегрирования заносится вычисленное в (k — 1) -ом интервале
VS.(4 )(,.1) приращение ) . Если призна:;
Лу
П »» — — 1 (П„>„= 0) и признак анализа приращений Г1,>., =- О, то из запоминающего устрп!,oòâà приращений в блок 1 интегрирования через вентиль 8 и собирательную схему 7 поVD>> (1+1) VSwp
Лу Лу
В режиме анализа приращений (П,>, = 1) из запоминающего устройства считывается приЙ„,»;
7 ращение . Через открытый вентиль 1
Лг оно посылается в регистр 20. Из запоминающего устройства значений подынтегральных функций в блок I интегрирования выбирается ордината у>,;. В блоке 1 в результате суммирования у>„; " приращением V>1h<;, » образуется ордината д>,<;+». Если признак П,> = О, эта ордината через вентиль 5 и собирательную схему б посту. пает на вход запоминающего устройства значений подынтегральных функций. } роме того, в блоке 1 интегрирования ордината у>,<;+1> используется для образования
VSh
Лу блока 1 интегрирования приращение посылается в преобразователь 2. Если признак
П,>,=+ 1, код приращения не преобразуется.
Если же П,h = — 1, приращение умножается на — 1.
При наличии признака суммирования
П,q = 1 с выхода преобразователя 2 прира SÀ (1,.1) щение П,>, = через вентиль 14 постуЛу пает в последовательный накопительный сум294156
Предмет изобретения
Составитель Г. Н. Круглова
Редактор Ю. Д. Полякова Техред Л. Л. Евдонов
Корректоры; А. Абрамова и М. Коробова
Заказ (626.! Изд. М 666 Тираж 473 Подписное
ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР
Москва, Ж-35, Раушская наб., д. 4, 5
Типографии, пр. Сапунова, 2 матор 8 и добавляется к хра|нимой в нем сумме. Если признак окончан|ия суммирования
П7 = 1, новая сумма через вентиль 16 и собирательную схему 17 подается на вход сумматора 18 блока 4 формирования приращений и остатков. При наличии признака квантования П ;, = 1 через вентиль 15 и собирательную схему 17 на вход сумматора 18 поV8A (i I) дается, приращение П-i, = . Если при у знак анализа П, = О, на другой вход сучматора 18 из загпомина(ощего устройства остатков через вентиль 22 и собирательную с: ему
05„„, 19 поступает остаток " . Полученная сумЛу ма с выхода сумматора 18 через вентиль 28 проходит на выход собирательной схемы 26.
B режиме анализа приращений на вход сумматора 18 с выхода регистра 20 через собирательную схему 19 поступает приращение В.д.. С выхода сумматора l8 полученная сумма через вентиль 13 и собирательную схему 6 отсылается,в запоминающее устройство значений подынтепральных функций. Кроме того, число подается в схему 24 анализа. ОбV (uk (г - 1) разованное в этой схеме приращение
Ау через вентиль 25 выдается на выход собирател ь ной схем ы 26.
С выхода схемы 26 числа могут быть посланы на входы блока 1 и ompaaлены на хранение в запоминающее уcTpOAcTIBO приращений и запоминающее устройство остатков.
Интеприрующее устройство цифрового дифференциального анализатора последовательного типа, содержащее блок интегрирования, запоминающие устройства, блок формирования приращений и остатков, сумматор, преобразователь, вентили, собирательные схемы, отличающееся тем, что, с целью повышения
45 надежности и упрощения устройства, один вход блока интегрирования соединен с выходом за поминающего устройства значений подынтегральной функции, вход которого соединен через первую собирательную схему и вентилями с первым выходом блока интегрирования и с одним выходом последовательного сумматора блока формирования приращений и останков, вход приращений подынтегральных функций блока интегрирования подключен через вторую собирательную схему и через вентили к выходу запоминающего устройства приращений и выходу блока формирования приращений и остатков, который подключен через другой вентиль к одному входу третьей собирательной схемы, другой вход которой соединен через еще один вентиль с выходом запоминающего устройства приращений, выход третьей собирательной схемы подключен ко входу приращений перемснных блока интегрирования, выход неквантовых приращений которого подключен к преобразователю, выход преобразователя соединен через вентиль со входом последовательного накопительного сумматора и через другой вентиль — с одним входом четвертой собирательной схемы, выход последовательного сумматора через вентиль подключен к другому входу четвертой собирательной схемы, выход которой подключен к одному входу последовательного сумматора блока формирования приращений и остатков, другой вход которого подключен к выходу пятой собирательной схемы, один вход которой через вентиль подключен к выходу запоминающего устройства остатков, а другой соединен с выходом регистра приращений, вход которого соединен через вентиль с запоминающим устройством приращений, выход последовательного сусмматора блока формирован:.(я приращений и остатков подкл)очен через вентиль к одному входу собирательной схемы и ко входу схемы анализа прирагцсний этого же блока, выход схемы анализа приращений через вентиль подключен к другому входу собирательной схемы, выход которой подключен к запоминающему устройству приращений и остатков.
