Логический вычислитель

Изобретение относится к автоматике и аналоговой вычислительной технике и может использоваться для построения функциональных узлов аналоговых вычислительных машин, средств автоматического регулирования и управления, аналоговых процессоров и др. Технический результат заключается в уменьшении аппаратурных затрат при сохранении функциональных возможностей прототипа. Логический вычислитель (фиг.1) содержит n-1 логических модулей (1), каждый из которых содержит два элемента И (2), элемент ИЛИ (3) и два D-триггера (4), первый выход каждого логического модуля соединен с его третьим входом, а второй выход каждого предыдущего логического модуля подключен к пятому входу последующего логического модуля. Особенность заключается в том, что пятый вход первого и второй выход (n-1)-го логических модулей соединены соответственно с информационным входом и выходом логического вычислителя, первый и второй управляющие входы которого образованы соответственно объединенными первыми и объединенными вторыми входами первого - (n-1)-го логических модулей. 2 ил., 1 табл.

 

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические вычислители (см., например, рис.5.3 на стр.144 в книге Гутников B.C. Интегральная электроника в измерительных устройствах. Л.: Энергоатомиздат, 1988), которые реализуют простую симметричную булевую функцию τ₂=х₁x₂∨x₁x₃∨х₂x₃, зависящую от трех аргументов - входных двоичных сигналов х₁, х₂, х₃∈{0,1}.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических вычислителей, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется реализация любой из n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов х₁,..., х_n∈{0,1}.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является, принятый за прототип, логический вычислитель (фиг.1 в описании изобретения к патенту РФ 2227931, кл. G 06 F 7/00, 2004 г.), который содержит логические модули и реализует любую из n простых симметричных булевых функций τ₁,..., τ_n, зависящих от n аргументов - входных двоичных сигналов х₁,..., х_n∈{0,1}.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится большие аппаратурные затраты.

Техническим результатом изобретения является уменьшение аппаратурных затрат при сохранении функциональных возможностей прототипа.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом вычислителе, содержащем n-1 логических модулей, каждый из которых содержит два элемента И, элемент ИЛИ и два D-триггера, причем в каждом логическом модуле выход первого элемента И соединен с первым входом второго элемента И и вторым входом элемента ИЛИ, подключенного первым входом и выходом соответственно к второму входу второго элемента И и входу данных второго D-триггера, вход установки и тактовый вход которого соединены соответственно с входом установки и тактовым входом первого D-триггера и образуют соответственно первый и второй входы логического модуля, подключенного третьим, четвертым и пятым входами соответственно к первому, второму входам первого элемента И и второму входу второго элемента И, выход которого соединен с входом данных первого D-триггера, подключенного неинвертирующим выходом к первому выходу логического модуля, второй выход которого образован неинвертирующим выходом второго D-триггера, первый выход каждого логического модуля соединен с его третьим входом, а второй выход каждого предыдущего логического модуля подключен к пятому входу последующего логического модуля, особенность заключается в том, что пятый вход первого и второй выход (n-1)-го логических модулей соединены соответственно с информационным входом и выходом логического вычислителя, первый и второй управляющие входы которого образованы соответственно объединенными первыми и объединенными вторыми входами первого - (n-1)-го логических модулей.

На фиг.1 и 2 представлены соответственно схема предлагаемого логического вычислителя и временные диаграммы, поясняющие принцип его работы.

Логический вычислитель содержит n-1 логических модулей 1₁,..., 1_n-1. Каждый логический модуль содержит два элемента И 2₁ и 2₂, элемент ИЛИ 3, два D-триггера 4₁ и 4₂, причем выход элемента 2₁ соединен с первым входом элемента 2₂ и вторым входом элемента 3, подключенного первым входом и выходом соответственно к второму входу элемента 2₂ и входу данных D-триггера 4₂, вход установки и тактовый вход которого соединены соответственно с входом установки и тактовым входом D-триггера 4₁ и образуют соответственно первый и второй входы логического модуля, подключенного третьим, четвертым и пятым входами соответственно к первому, второму входам элемента 2₁ и второму входу элемента 2₂, выход которого соединен с входом данных D-триггера 4₁, подключенного неинвертирующим выходом к первому выходу логического модуля, второй выход которого образован неинвертирующим выходом D-триггера 4₂. Первый выход каждого логического модуля соединен с его третьим входом, второй выход каждого предыдущего логического модуля подключен к пятому входу последующего логического модуля, а пятый вход модуля 1₁ и второй выход модуля 1_n-1 соединены соответственно с информационным входом и выходом логического вычислителя, первый и второй управляющие входы которого подключены соответственно к объединенным первым и объединенным вторым входам модулей 1₁,..., 1_n-1.

Работа предлагаемого логического вычислителя осуществляется следующим образом. На четвертые входы логических модулей 1₁,..., 1_n-1 подаются соответственно двоичные сигналы х₁,..., х_n-1∈{0,1}; на информационный вход логического вычислителя последовательно подаются двоичный сигнал х_n∈{0,1} и сигнал логического нуля (фиг.2); на первый, второй управляющие входы логического вычислителя подаются соответственно импульсные сигналы y₁, y₂∈{0,1} (фиг.2), причем период Т сигнала у₂ должен удовлетворять условию T>t₁+max(t₂, t₃) где t₁, t₂ и t₃ есть длительности задержек, вносимых соответственно элементами 2₁, 2₂ и 3. Тогда сигналы на первом и втором выходах логического модуля 1_i будут определяться рекуррентными выражениями

и

где есть номер импульса сигнала y₂ (фиг.2); V_i0=1; W₁₀=...=W_(n-2)0=1; W₀₀=x_n; W₀₁=...=W_0(2n-3)=0. В представленной таблице приведены значения выражений (1) при n=4.

V11=x1x4	V21=x2	V31=x3
W11=x1∨x4	W21=1	W31=1
V12=0	V22=x1x2∨x2x4	V32=x3
W12=x1x4	W22=x1∨x2∨x4	W32=1
V13=0	V23=x1x2x4	V33=x1x3∨x2x3∨x3x4
W13=0	W23=x1x2∨x1x4∨x2x4	W33=x1∨x2∨x3∨x4
V14=0	V24=0	V34=x1x2x3∨x1x3x4∨x2x3x4
W14=0	W24=x1x2x4	W34=x1x2∨x1x3∨x1x4∨x2x3∨x2x4∨x3x4
V15=0	V25=0	V35=x1x2x3x4
W15=0	W25=0	W35=x1x2x3∨x1x2x4∨x1x3x4∨x2x3x4
V16=0	V26=0	V36=0
W16=0	W26=0	W36=x1x2x3x4

Таким образом, на выходе предлагаемого логического вычислителя имеем

где τ₁,..., τ_n есть простые симметричные булевые функции (см. стр.126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974). Согласно (2), настройка вычислителя (фиг.1) на реализацию функции τ_k (k∈{1,..., n}) осуществляется соответствующим количеством j=n+k-2 импульсов сигнала y₂. При этом вычислитель (фиг.1) содержит 2(n-1) элементов И, n-1 элементов ИЛИ и 2(n-1) D-триггеров. Отметим, что в состав прототипа входят 2n элементов И, n элементов ИЛИ и 2n D-триггеров.

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический вычислитель реализует любую из n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, и обладает меньшими по сравнению с прототипом аппаратурными затратами. Дополнительным достоинством предлагаемого логического вычислителя является более высокое быстродействие, так как он реализует функцию τ_k (k∈{1,..., n}) с помощью меньшего по сравнению с прототипом количества импульсов сигнала y₂.

Логический вычислитель для реализации любой из n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, содержащий n-1 логических модулей, каждый из которых содержит два элемента И, элемент ИЛИ и два D-триггера, причем в каждом логическом модуле выход первого элемента И соединен с первым входом второго элемента И и вторым входом элемента ИЛИ, подключенного первым входом и выходом соответственно к второму входу второго элемента И и входу данных второго D-триггера, вход установки и тактовый вход которого соединены соответственно с входом установки и тактовым входом первого D-триггера и образуют соответственно первый и второй входы логического модуля, подключенного третьим, четвертым и пятым входами соответственно к первому, второму входам первого элемента И и второму входу второго элемента И, выход которого соединен с входом данных первого D-триггера, подключенного неинвертирующим выходом к первому выходу логического модуля, второй выход которого образован неинвертирующим выходом второго D-триггера, первый выход каждого логического модуля соединен с его третьим входом, а второй выход каждого предыдущего логического модуля подключен к пятому входу последующего логического модуля, отличающийся тем, что пятый вход первого и второй выход (n-1)-го логических модулей соединены соответственно с информационным входом и выходом логического вычислителя, первый и второй управляющие входы которого образованы соответственно объединенными первыми и объединенными вторыми входами первого - (n-1)-го логических модулей.