Одноразрядный двоичный сумматор



Одноразрядный двоичный сумматор

 


Владельцы патента RU 2408922:

Шубин Владимир Владимирович (RU)
Лебедев Юрий Павлович (RU)

Изобретение относится к вычислительной технике и может быть использовано при построении многоразрядных быстродействующих сумматоров и АЛУ. Техническим результатом является повышение быстродействия формирования сигнала переноса за счет уменьшения емкостных нагрузок в цепи прохождения сигнала от входа переноса CIN до выхода COUT. Устройство содержит 10 полевых транзисторов Р-типа проводимости, 10 полевых транзисторов N-типа проводимости, входы слагаемых А и В, вход переноса CIN, выводы питания высокого и низкого уровней напряжения, первый инвертор, выход которого является выходом сигнала переноса COUT, второй инвертор, выход которого является выходом результата сложения S, двухвходовой логический элемент И-НЕ и двухвходовой логический элемент ИЛИ-НЕ. 1 ил., 1 табл.

 

Предлагаемое изобретение относится к вычислительной технике и может быть использовано при построении многоразрядных быстродействующих сумматоров и АЛУ.

Известен одноразрядный двоичный сумматор [а.с. №1034031, СССР, G06F 7/50], названный автором как «Одноразрядный двоичный сумматор на комплементарных МДП-транзисторах».

Недостатком известного одноразрядного двоичного сумматора является низкое быстродействие формирования сигнала переноса. В указанном одноразрядном двоичном сумматоре повышена длительность фронта и спада сигнала на выходе 5 , который является инверсным выходом сигнала переноса, за счет подключения дополнительной паразитной емкости в виде емкости затворов транзисторов 26 и 29. Поэтому появление сигнала переноса на выходе имеет дополнительную задержку, пропорциональную величине вклада дополнительной емкости в общую емкость узла выхода 5 .

Кроме того, известен одноразрядный двоичный сумматор [IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.32, NO.7, JULY 1997, p.1085, Fig.4(p)], являющийся прототипом предлагаемого изобретения и содержащий полевые транзисторы: первый, второй…, десятый, двадцать первый и двадцать второй - первого типа проводимости, одиннадцатый, двенадцатый…, двадцатый, двадцать третий и двадцать четвертый - второго типа проводимости, вход слагаемого А, соединенный с затворами третьего, четвертого, восьмого, двенадцатого, пятнадцатого, двадцатого, двадцать первого и двадцать третьего транзисторов, вход слагаемого В, соединенный с затворами второго, пятого, девятого, тринадцатого, шестнадцатого, девятнадцатого, двадцать второго и двадцать четвертого транзисторов, вход переноса CIN, соединенный с затворами первого, шестого, десятого, одиннадцатого, семнадцатого и восемнадцатого транзисторов, вывод питания первого уровня напряжения, соединенный с истоками второго, четвертого, пятого, шестого, восьмого, двадцать первого и двадцать второго транзисторов, вывод питания второго уровня напряжения, соединенный с истоками тринадцатого, пятнадцатого, шестнадцатого, семнадцатого, двадцатого, двадцать третьего и двадцать четвертого транзисторов, причем сток второго транзистора соединен с истоком третьего, стоки четвертого, пятого и шестого транзисторов - с истоком седьмого, сток восьмого транзистора - с истоком девятого, сток девятого - с истоком десятого, стоки двадцать первого и двадцать второго транзисторов - с истоком первого, сток тринадцатого - с истоком двенадцатого, стоки пятнадцатого, шестнадцатого и семнадцатого транзисторов - с истоком четырнадцатого, сток двадцатого транзистора - с истоком девятнадцатого, сток девятнадцатого - с истоком восемнадцатого, стоки двадцать третьего и двадцать четвертого - с истоком одиннадцатого, стоки первого, третьего, одиннадцатого и двенадцатого транзисторов - с затворами седьмого и четырнадцатого транзисторов и входом первого инвертора, выход которого является выходом сигнала переноса COUT, а стоки седьмого, десятого, четырнадцатого и восемнадцатого транзисторов - с входом второго инвертора, выход которого является выходом результата сложения S.

Недостатком известного одноразрядного двоичного сумматора является низкое быстродействие формирования сигнала переноса. В указанном одноразрядном двоичном сумматоре вход переноса CIN соединен с затворами трех комплементарных пар транзисторов, которые вносят основной вклад в величину паразитной входной емкости по этому входу. Так как входная емкость является емкостной нагрузкой для сигнала переноса CIN, то ее величина оказывает непосредственное влияние на длительность переключения транзисторов, подсоединенных к входу переноса CIN, и эта длительность, при прочих равных условиях, прямо пропорциональна значению этой емкости и, следовательно, значению времени формирования входного и, соответственно, выходного сигнала первого инвертора. Таким образом, повышенная величина значения паразитной входной емкости приводит к увеличению задержки формирования сигнала переноса на выходе COUT.

Задачей предлагаемого изобретения является повышение быстродействия формирования сигнала переноса на выходе COUT.

Поставленная задача достигается тем, что в одноразрядный двоичный сумматор, содержащий полевые транзисторы: первый, второй…, десятый - первого типа проводимости, одиннадцатый, двенадцатый…, двадцатый - второго типа проводимости, вход слагаемого А, соединенный с затворами третьего, четвертого, восьмого, двенадцатого, пятнадцатого и двадцатого транзисторов, вход слагаемого В, соединенный с затворами второго, пятого, девятого, тринадцатого, шестнадцатого и девятнадцатого транзисторов, вход переноса CIN, соединенный с затворами первого, десятого, одиннадцатого и восемнадцатого транзисторов, вывод питания первого уровня напряжения, соединенный с истоками второго, четвертого, пятого, шестого и восьмого транзисторов, вывод питания второго уровня напряжения, соединенный с истоками тринадцатого, пятнадцатого, шестнадцатого, семнадцатого и двадцатого транзисторов, причем сток второго транзистора соединен с истоком третьего, стоки четвертого и пятого транзисторов - с истоком седьмого, сток восьмого транзистора - с истоком девятого, сток девятого - с истоком десятого, сток тринадцатого - с истоком двенадцатого, стоки пятнадцатого и шестнадцатого транзисторов - с истоком четырнадцатого, сток двадцатого транзистора - с истоком девятнадцатого, сток девятнадцатого - с истоком восемнадцатого, стоки первого, третьего, одиннадцатого и двенадцатого транзисторов - с затворами седьмого и четырнадцатого транзисторов и входом первого инвертора, выход которого является выходом сигнала переноса COUT, а стоки седьмого, десятого, четырнадцатого и восемнадцатого транзисторов - с входом второго инвертора, выход которого является выходом результата сложения S, введены двухвходовой логический элемент И-НЕ, первый и второй входы которого соединены с входами слагаемых соответственно А и В, а выход - с истоком первого транзистора и затвором шестого транзистора, сток которого соединен со стоком девятого и истоком десятого транзисторов, и двухвходовой логический элемент ИЛИ-НЕ, первый и второй входы которого соединены с входами слагаемых соответственно А и В, а выход - с истоком одиннадцатого транзистора и с затвором семнадцатого транзистора, сток которого соединен со стоком девятнадцатого и истоком восемнадцатого транзисторов.

Таким образом, в предлагаемом одноразрядном двоичном сумматоре к входу CIN подключено две комплементарные пары транзисторов, вместо трех у прототипа, что позволяет повысить быстродействие формирования сигнала переноса на выходе COUT.

На чертеже приведен предлагаемый одноразрядный двоичный сумматор, реализованный на КМОП транзисторах, в котором в качестве полевых транзисторов с каналом первого типа проводимости использованы МОП транзисторы Р-типа, а в качестве полевых транзисторов с каналом второго типа проводимости - МОП транзисторы N-типа, на выводы питания первого и второго уровней напряжения поданы напряжения соответственно высокого и низкого уровней.

Предлагаемый одноразрядный двоичный сумматор содержит полевые транзисторы: первый 1, второй 2…, десятый 10 - первого типа проводимости, одиннадцатый 11, двенадцатый 12…, двадцатый 20 - второго типа проводимости, двухвходовой логический элемент И-НЕ 21, выход которого соединен с истоком первого 1 и затвором шестого 6 транзисторов, двухвходовой логический элемент ИЛИ-НЕ 22, выход которого соединен с истоком одиннадцатого 11 и затвором семнадцатого 17 транзисторов, вход слагаемого А, соединенный с затворами третьего 3, четвертого 4, восьмого 8, двенадцатого 12, пятнадцатого 15 и двадцатого 20 транзисторов и первыми входами двухвходовых элементов И-НЕ 21 и ИЛИ-НЕ 22, вход слагаемого В, соединенный с затворами второго 2, пятого 5, девятого 9, тринадцатого 13, шестнадцатого 16 и девятнадцатого 19 транзисторов и вторыми входами двухвходовых элементов И-НЕ 21 и ИЛИ-НЕ 22, вход переноса CIN, соединенный с затворами первого 1, десятого 10, одиннадцатого 11 и восемнадцатого 18 транзисторов, вывод питания первого уровня напряжения 23, соединенный с истоками второго 2, четвертого 4, пятого 5, шестого 6 и восьмого 8 транзисторов, вывод питания второго уровня напряжения 24, соединенный с истоками тринадцатого 13, пятнадцатого 15, шестнадцатого 16, семнадцатого 17 и двадцатого 20 транзисторов, причем сток второго 2 транзистора соединен с истоком третьего 3, стоки четвертого 4 и пятого 5 транзисторов - с истоком седьмого 7, сток восьмого 8 транзистора - с истоком девятого 9, стоки шестого 6 и девятого 9 - с истоком десятого 10, сток тринадцатого 13 - с истоком двенадцатого 12, стоки пятнадцатого 15 и шестнадцатого 16 транзисторов - с истоком четырнадцатого 14, сток двадцатого транзистора 20 - с истоком девятнадцатого 19, стоки семнадцатого 17 и девятнадцатого 19 - с истоком восемнадцатого 18, стоки первого 1, третьего 3, одиннадцатого 11 и двенадцатого 12 транзисторов - с затворами седьмого 7 и четырнадцатого 14 транзисторов и входом первого инвертора 25, выход которого является выходом сигнала переноса COUT, а стоки седьмого 7, десятого 10, четырнадцатого 14 и восемнадцатого 18 транзисторов - с входом второго инвертора 26, выход которого является выходом результата сложения S.

Допускается произвольное выполнение логических элементов первого и второго инверторов и двухвходовых элементов И-НЕ и ИЛИ-НЕ, реализующих соответствующую функцию.

Предлагаемый одноразрядный двоичный сумматор представляет собой логическую схему комбинационного типа и работает следующим образом.

На входы слагаемых А и В поступают значения сигналов требующих сложения, а на вход переноса CIN - значение сигнала переноса.

В результате действия сигналов, поступающих на входы одноразрядного двоичного сумматора CIN, А и В, на его выходах COUT и S должны появиться значения сигналов, соответствующих нижеприведенной таблице истинности.

Таблица истинности одноразрядного двоичного сумматора
№ комбинации CIN А В COUT S
1 0 0 0 0 0
2 0 0 1 0 1
3 0 1 0 0 1
4 0 1 1 1 0
5 1 0 0 0 1
6 1 0 1 1 0
7 1 1 0 1 0
8 1 1 1 1 1

В комбинациях №№1-4 на вход переноса CIN и на затворы подключенных к нему транзисторов 1, 10, 11, 18 поступает напряжение низкого уровня, которое соответствует значению «0» таблицы истинности одноразрядного двоичного сумматора. Поэтому транзисторы Р-типа 1 и 10 открываются, а N-типа 11 и 18 закрываются.

Если при этом на входы слагаемых А и В поступает напряжение низкого уровня, то транзисторы Р-типа 2-5, 8 и 9, подключенные своими затворами к этим входам, открываются, а N-типа 12, 13, 15, 16, 19, 20 закрываются, и на выходах двухвходовых логических элементов И-НЕ 21 и ИЛИ-НЕ 22, в соответствии с выполняемыми ими функциями, формируется напряжение высокого уровня, которое соответствует значению «1» таблицы истинности одноразрядного двоичного сумматора и которое поступает соответственно с выхода двухвходового логического элемента И-НЕ 21 на исток транзистора 1 и затвор транзистора 6, а с выхода двухвходового логического элемента ИЛИ-НЕ 22 на исток транзистора 11 и затвор транзистора 17. Поэтому транзистор Р-типа 6 закрывается, а транзистор N-типа 17 открывается. Через открытые транзисторы 2, 3 с вывода питания высокого уровня напряжения 23 и с выхода двухвходового логического элемента И-НЕ 21 через открытый транзистор 1 на затворы транзисторов 7, 14 и на вход первого инвертора 25 поступает напряжение высокого уровня - «1», которое закрывает транзистор Р-типа 7 и открывает транзистор N-типа 14. Так как на входе первого инвертора 25 напряжение высокого уровня - «1», то после инверсии на его выходе СOUT формируется напряжение низкого уровня - «0». Одновременно через открытые транзисторы 8, 9 и 10 с вывода питания высокого уровня напряжения 23 на вход второго инвертора 26 поступает напряжение высокого уровня - «1». Поэтому на выходе S этого инвертора формируется инверсное относительно входного напряжение низкого уровня - «0». При этом входы первого 25 и второго 26 инверторов остаются изолированными от напряжения низкого уровня закрытыми транзисторами N-типа 12, 13, 15, 16, 18-20. Таким образом, реализуется комбинация №1 таблицы истинности одноразрядного двоичного сумматора.

Если же на вход слагаемого А(В) поступает напряжение низкого уровня - «0», а на вход слагаемого В(А) - высокого «1», то транзисторы Р-типа 3(2), 4(5), 8(9) и N-типа 13(12), 16(15), 19(20), подключенные своими затворами к этим входам, открываются, а Р-типа 2(3), 5(4), 9(8) и N-типа 12(13), 15(16), 20(19) закрываются, и на выходах двухвходовых логических элементов И-НЕ 21 и ИЛИ-НЕ 22, в соответствии с выполняемыми ими функциями, формируется напряжение соответственно на выходе двухвходового логического элемента И-НЕ 21 высокого уровня - «1», которое поступает на исток транзистора 1 и затвор транзистора 6, а на выходе двухвходового логического элемента ИЛИ-НЕ 22 низкого уровня - «0», которое поступает на исток транзистора 11 и затвор транзистора 17. Поэтому транзисторы 6 и 17 закрываются. Через открытый транзистор 1 с выхода двухвходового логического элемента И-НЕ 21 на затворы транзисторов 7, 14 и на вход первого инвертора 25 поступает напряжение высокого уровня - «1» и поэтому транзистор Р-типа 7 закрывается, а N-типа 14 открывается. Так как на входе первого инвертора 25 напряжение высокого уровня - «1», то после инверсии на его выходе COUT формируется напряжение низкого уровня - «0». В то же время через открытые транзисторы N-типа 14 и 16(15) с вывода питания низкого уровня 24 на вход второго инвертора 26 поступает напряжение низкого уровня - «0». Поэтому на выходе S этого инвертора формируется инверсное относительно входного напряжение высокого уровня - «1». При этом вход первого инвертора 25 остается изолированным от напряжения низкого уровня закрытыми транзисторами N-типа 11 и 12(13), а вход второго 26 - от напряжения высокого уровня закрытыми транзисторами Р-типа 6, 7 и 9(8). Таким образом, реализуется комбинация №2(№3) таблицы истинности одноразрядного двоичного сумматора.

В случае, когда на входы А и В поступает напряжение высокого уровня - «1», транзисторы Р-типа 2-5, 8 и 9, подключенные своими затворами к этим входам, закрываются, а N-типа 12, 13, 15, 16, 19 и 20 открываются, и на выходах двухвходовых логических элементов И-НЕ 21 и ИЛИ-НЕ 22, в соответствии с выполняемыми ими функциями, формируется напряжение низкого уровня - «0», которое поступает соответственно с выхода двухвходового логического элемента И-НЕ 21 - на исток транзистора 1 и затвор транзистора 6, а с выхода двухвходового логического элемента ИЛИ-НЕ 22 на исток транзистора 11 и затвор транзистора 17. Поэтому транзистор 6 открывается, а транзистор 17 закрывается. Через открытые транзисторы 12, 13 с вывода питания низкого уровня напряжения 24 и с выхода двухвходового логического элемента И-НЕ 21 через открытый транзистор 1 на затворы транзисторов 7, 14 и на вход первого инвертора 25 поступает напряжение низкого уровня - «0», которое открывает транзистор Р-типа 7 и закрывает транзистор N-типа 14. Так как на входе первого инвертора 25 напряжение низкого уровня - «0», то после инверсии на его выходе COUT формируется напряжение высокого уровня - «1». Одновременно с вывода питания высокого уровня напряжения 23 через открытые транзисторы 6 на вход второго инвертора 26 поступает напряжение высокого уровня - «1». Поэтому на выходе S этого инвертора формируется инверсное относительно входного напряжение низкого уровня - «0». При этом вход первого инвертора 25 остается изолированным от напряжения высокого уровня закрытыми транзисторами Р-типа 2 и 3, а вход второго 26 - от напряжения низкого уровня закрытыми транзисторами N-типа 14, 17 и 18. Таким образом, реализуется комбинация №4 таблицы истинности одноразрядного двоичного сумматора.

В комбинациях №№5-8 на вход переноса CIN и на затворы подключенных к нему транзисторов 1, 10, 11, 18 поступает напряжение высокого уровня. Поэтому транзисторы Р-типа 1 и 10 закрываются, a N-типа 11 и 18 открываются.

Если при этом на входы слагаемых А и В поступает напряжение низкого уровня, то транзисторы Р-типа 2-5, 8 и 9, подключенные своими затворами к этим входам, открываются, а N-типа 12, 13, 15, 16, 19, 20 закрываются, и на выходах двухвходовых логических элементов И-НЕ 21 и ИЛИ-НЕ 22, в соответствии с выполняемыми ими функциями, формируется напряжение высокого уровня - «1», которое поступает соответственно с выхода двухвходового логического элемента И-НЕ 21 на исток транзистора 1 и затвор транзистора 6, а с выхода двухвходового логического элемента ИЛИ-НЕ 22 на исток транзистора 11 и затвор транзистора 17. Поэтому транзистор Р-типа 6 закрывается, а транзистор N-типа 17 открывается. Через открытые транзисторы 2, 3 с вывода питания высокого уровня напряжения 23 и с выхода двухвходового логического элемента ИЛИ-НЕ 22 через открытый транзистор 11 на затворы транзисторов 7, 14 и на вход первого инвертора 25 поступает напряжение высокого уровня - «1», которое закрывает транзистор Р-типа 7 и открывает транзистор N-типа 14. Так как на входе первого инвертора 25 напряжение высокого уровня - «1», то после инверсии на его выходе COUT формируется напряжение низкого уровня - «0». Одновременно через открытые транзисторы 17 и 18 с вывода питания низкого уровня напряжения 24 на вход второго инвертора 26 поступает напряжение низкого уровня - «0». Поэтому на выходе S этого инвертора формируется инверсное относительно входного напряжение высокого уровня - «1». При этом вход первого инвертора 25 остается изолированным от напряжения низкого уровня закрытыми транзисторами N-типа 12 и 13, а вход второго инвертора 26 - от напряжения высокого уровня закрытыми транзисторами Р-типа 6, 7 и 10. Таким образом, реализуется комбинация №5 таблицы истинности одноразрядного двоичного сумматора.

Если же на вход слагаемого А(В) поступает напряжение низкого уровня - «0», а на вход слагаемого В(А) - высокого «1», то транзисторы Р-типа 3(2), 4(5), 8(9) и N-типа 13(12), 16(15), 19(20), подключенные своими затворами к этим входам, открываются, а Р-типа 2(3), 5(4), 9(8) и N-типа 12(13), 15(16), 20(19) закрываются, и на выходах двухвходовых логических элементов И-НЕ 21 и ИЛИ-НЕ 22, в соответствии с выполняемыми ими функциями, формируется напряжение соответственно на выходе двухвходового логического элемента И-НЕ 21 высокого уровня «1», которое поступает на исток транзистора 1 и затвор транзистора 6, а на выходе двухвходового логического элемента ИЛИ-НЕ 22 низкого уровня «0», которое поступает на исток транзистора 11 и затвор транзистора 17. Поэтому транзисторы Р-типа 6 и N-типа 17 закрываются. Через открытый транзистор 11 с выхода двухвходового логического элемента ИЛИ-НЕ 22 на затворы транзисторов 7, 14 и на вход первого инвертора 25 поступает напряжение низкого уровня - «0», которое открывает транзистор Р-типа 7 и закрывает транзистор N-типа 14. Так как на входе первого инвертора 25 напряжение низкого уровня - «0», то после инверсии на его выходе COUT формируется напряжение высокого уровня - «1». В то же время через открытые транзисторы Р-типа 4(5) и 7 с вывода питания высокого уровня 23 на вход второго инвертора 26 поступает напряжение высокого уровня - «1». Поэтому на выходе S этого инвертора формируется инверсное относительно входного напряжение низкого уровня - «0». При этом вход первого инвертора 25 остается изолированным от напряжения высокого уровня закрытыми транзисторами Р-типа 1 и 2(3), а вход второго 26 - от напряжения низкого уровня закрытыми транзисторами N-типа 14, 17 и 20(19). Таким образом, реализуется комбинация №6(№7) таблицы истинности одноразрядного двоичного сумматора.

В случае когда на входы слагаемых А и В поступает напряжение высокого уровня, то транзисторы N-типа 12, 13, 15, 16, 19 и 20, подключенные своими затворами к этим входам, открываются, а Р-типа 2-5, 8, 9 закрываются, и на выходах двухвходовых логических элементов И-НЕ 21 и ИЛИ-НЕ 22, в соответствии с выполняемыми ими функциями, формируется напряжение низкого уровня - «0», которое поступает соответственно с выхода двухвходового логического элемента И-НЕ 21 на исток транзистора 1 и затвор транзистора 6, а с выхода двухвходового логического элемента ИЛИ-НЕ 22 на исток транзистора 11 и затвор транзистора 17. Поэтому транзистор Р-типа 6 открывается, а транзистор N-типа 17 закрывается. Через открытые транзисторы 12, 13 с вывода питания низкого уровня напряжения 24 и с выхода двухвходового логического элемента ИЛИ-НЕ 22 через открытый транзистор 11 на затворы транзисторов 7, 14 и на вход первого инвертора 25 поступает напряжение низкого уровня - «0», которое открывает транзистор Р-типа 7 и закрывает транзистор N-типа 14. Так как на входе первого инвертора 25 напряжение низкого уровня - «0», то после инверсии на его выходе COUT формируется напряжение высокого уровня - «1». Одновременно через открытые транзисторы 18, 19 и 20 с вывода питания низкого уровня напряжения 24 на вход второго инвертора 26 поступает напряжение низкого уровня - «0». Поэтому на выходе S этого инвертора формируется инверсное относительно входного напряжение высокого уровня - «1». При этом входы первого 25 и второго 26 инверторов остаются изолированными от напряжения высокого уровня закрытыми транзисторами Р-типа 2-5, 8-10. Таким образом, реализуется комбинация №8 таблицы истинности одноразрядного двоичного сумматора.

В предлагаемой схеме одноразрядного двоичного сумматора исключено соединение затворов шестого и семнадцатого транзисторов с входом переноса CIN, вследствие чего суммарная емкость входа переноса CIN уменьшена. Таким образом, при прочих равных условиях длительность фронта и спада входного сигнала на входе переноса CIN уменьшена, благодаря чему ускорено переключение первого и одиннадцатого транзисторов и, следовательно, появление сигнала на входе первого инвертора. Так как сигнал на входе первого инвертора появляется быстрее, то инвертор соответственно переключается быстрее и сигнал на его выходе появляется быстрее тоже.

Таким образом, в предлагаемом одноразрядном двоичном сумматоре повышено быстродействие формирования сигнала переноса на выходе COUT.

Одноразрядный двоичный сумматор, содержащий с первого по десятый полевые транзисторы Р-типа, с одиннадцатого по двадцатый полевые транзисторы N-типа, вход слагаемого А, соединенный с затворами третьего, четвертого, восьмого, двенадцатого, пятнадцатого и двадцатого транзисторов, вход слагаемого В, соединенный с затворами второго, пятого, девятого, тринадцатого, шестнадцатого и девятнадцатого транзисторов, вход переноса CIN, соединенный с затворами первого, десятого, одиннадцатого и восемнадцатого транзисторов, вывод питания высокого уровня напряжения, соединенный с истоками второго, четвертого, пятого, шестого и восьмого транзисторов, вывод питания низкого уровня напряжения, соединенный с истоками тринадцатого, пятнадцатого, шестнадцатого, семнадцатого и двадцатого транзисторов, причем сток второго транзистора соединен с истоком третьего, стоки четвертого и пятого транзисторов - с истоком седьмого, сток восьмого транзистора - с истоком девятого, сток девятого - с истоком десятого, сток тринадцатого - с истоком двенадцатого, стоки пятнадцатого и шестнадцатого транзисторов - с истоком четырнадцатого, сток двадцатого транзистора - с истоком девятнадцатого, сток девятнадцатого - с истоком восемнадцатого, стоки первого, третьего, одиннадцатого и двенадцатого транзисторов - с затворами седьмого и четырнадцатого транзисторов и входом первого инвертора, выход которого является выходом сигнала переноса COUT, а стоки седьмого, десятого, четырнадцатого и восемнадцатого транзисторов - с входом второго инвертора, выход которого является выходом результата сложения S, отличающийся тем, что в него введены двухвходовой логический элемент И-НЕ, первый и второй входы которого соединены с входами слагаемых соответственно А и В, а выход - с истоком первого транзистора и затвором шестого транзистора, сток которого соединен со стоком девятого и истоком десятого транзисторов, и двухвходовой логический элемент ИЛИ-НЕ, первый и второй входы которого соединены с входами слагаемых соответственно А и В, а выход - с истоком одиннадцатого транзистора и с затвором семнадцатого транзистора, сток которого соединен со стоком девятнадцатого и истоком восемнадцатого транзисторов.



 

Похожие патенты:

Изобретение относится к вычислительной технике и может быть использовано при построении многоразрядных быстродействующих сумматоров и АЛУ. .

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнения арифметических операций суммирования и вычитания.

Изобретение относится к области цифровой вычислительной техники и может быть использовано в процессорах ЭВМ и в устройствах цифровой автоматики. .

Изобретение относится к области цифровой вычислительной техники и может быть использовано в процессорных устройствах ЭВМ и устройствах цифровой автоматики. .

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнения арифметических операций суммирования частичных произведений в комбинационном умножителе.

Изобретение относится к вычислительной технике и может быть использовано в процессорах ЭВМ и в устройствах цифровой автоматики. .

Изобретение относится к вычислительной технике и может быть использовано для построения сумматоров. .

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнения арифметических операций суммирования частичных произведений в умножителе.

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнения арифметических операций суммирования и вычитания, в позиционно-знаковых кодах.

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнения арифметических операций суммирования частичных произведений в комбинационном умножителе.

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнении арифметических операций суммирования и вычитания в позиционно-знаковых кодах

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнении арифметических операций суммирования и вычитания

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнения арифметических операций суммирования частичных произведений

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств для выполнения арифметических операций суммирования и вычитания в позиционно-знаковых кодах

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнения арифметических операций суммирования частичных произведений

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств для выполнения арифметических операций суммирования в параллельно-последовательном умножителе

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнения арифметических операций суммирования и вычитания в позиционно-знаковых кодах

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнения арифметических процедур суммирования позиционных аргументов аналоговых сигналов слагаемых [ni]f(2n) и [mi ]f(2n) с применением арифметических аксиом троичной системы счисления f(+1,0,-1)

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнения арифметических процедур над входными условно отрицательными аргументами аналоговых сигналов «-»[ni]f(2n ) и преобразовании их в позиционно-знаковую структуру аргументов «±»[ni]f(-1\+1,0, +1) «дополнительный код» с применением арифметических аксиом троичной системы счисления f(+1,0,-1) для последующего суммирования с другими аргументами аналоговых сигналов слагаемых в позиционном формате

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнения арифметических операций, в частности процессов предварительного суммирования аргументов множимого [mj]f(2n ), в позиционном формате
Наверх