Логический вычислитель

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др. Технический результат заключается в упрощении устройства за счет уменьшения числа типов используемых элементов и цены по Квайну. Логический вычислитель предназначен для реализации простых симметричных булевых функций и может быть использован в системах цифровой вычислительной техники как средство преобразования кодов. Логический вычислитель содержит n мажоритарных элементов (11, …, 1n) и n D-триггеров (21, …, 2n). За счет мажоритарных элементов повышена однородность состава и уменьшена цена по Квайну. 2 ил.

 

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические вычислители (см., например, патент РФ 2248035, кл. G06F 7/38, 2005 г. ), которые реализуют любую из n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических вычислителей, относится сложность устройства, обусловленная тем, что, в частности, упомянутый аналог состоит из элементов трех типов (D-триггеров, элементов И, элементов ИЛИ) и его цена по Квайну равна 4n.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический вычислитель (патент РФ 2300138, кл. G06F 7/57, 2007 г.), который содержит n D-триггеров и реализует любую из n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится сложность устройства, обусловленная тем, что прототип состоит из элементов трех типов (D-триггеров, элементов И, элементов ИЛИ) и его цена по Квайну равна 4n.

Техническим результатом изобретения является упрощение устройства за счет уменьшения числа типов используемых элементов и цены по Квайну при сохранении функциональных возможностей прототипа.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом вычислителе, содержащем n D-триггеров, у которых вход данных первого, вход установки и тактовый вход i-го D-триггеров соединены соответственно с шиной нулевого потенциала, первым и вторым управляющими входами логического вычислителя, особенность заключается в том, что в него введены n мажоритарных элементов, причем первый и второй входы i-го мажоритарного элемента соединены соответственно с неинвертирующим выходом и входом данных i-го D-триггера, выход предыдущего мажоритарного элемента подключен к второму входу последующего мажоритарного элемента, а выход n-го мажоритарного элемента является выходом логического вычислителя, i-й информационный вход которого соединен с третьим входом i-го мажоритарного элемента.

На фиг. 1 и фиг. 2 представлены соответственно схема предлагаемого логического вычислителя и временные диаграммы сигналов настройки.

Логический вычислитель содержит мажоритарные элементы 11, …, 1n и D-триггеры 21, …, 2n, причем первый и второй входы элемента 1i соединены соответственно с неинвертирующим выходом и входом данных D-триггера 2i, выход предыдущего мажоритарного элемента подключен к второму входу последующего мажоритарного элемента, а второй вход элемента 11 и выход элемента 1n соединены соответственно с шиной нулевого потенциала и выходом логического вычислителя, i-й информационный, первый и второй управляющие входы которого подключены соответственно к третьему входу элемента 1i, входу установки и тактовому входу D-триггера 2i.

Работа предлагаемого логического вычислителя осуществляется следующим образом. На его первый, …, n-й информационные и первый, второй управляющие входы подаются соответственно двоичные сигналы x1, …, xn∈{0,1} и импульсные сигналы y1, у2∈{0,1} (фиг. 2), причем период Τ сигнала у2 должен удовлетворять условию Τ>Δt, где Δt=ΔtΤp+nΔtЭ, a ΔtΤp и ΔtЭ есть длительности задержек, вносимых D-триггером и мажоритарным элементом. Тогда сигнал на выходе элемента 1i будет определяться рекуррентным выражением

где есть номер момента времени tj (фиг. 2); W(i-1)0=1; W0j=0. В представленной ниже таблице приведены значения выражения (1) при n=4.

Таким образом, на выходе предлагаемого логического вычислителя имеем

где τ1, …., τn есть простые симметричные булевы функции (см. стр. 126 в книге: Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974). Согласно (2) и фиг. 2 настройка вычислителя (фиг. 1) на реализацию функции τj осуществляется соответствующим количеством m=j-1 импульсов сигнала y2.

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический вычислитель реализует любую из n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, и является по сравнению с прототипом более простым, так как состоит из элементов только двух типов (D-триггеров, мажоритарных элементов) и его цена по Квайну равна 3n.

Логический вычислитель, предназначенный для реализации любой из n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, содержащий n D-триггеров, у которых вход данных первого, вход установки и тактовый вход i-го D-триггеров соединены соответственно с шиной нулевого потенциала, первым и вторым управляющими входами логического вычислителя, отличающийся тем, что в него введены n мажоритарных элементов, причем первый и второй входы i-го мажоритарного элемента соединены соответственно с неинвертирующим выходом и входом данных i-го D-триггера, выход предыдущего мажоритарного элемента подключен к второму входу последующего мажоритарного элемента, а выход n-го мажоритарного элемента является выходом логического вычислителя, i-й информационный вход которого соединен с третьим входом i-го мажоритарного элемента.



 

Похожие патенты:

Изобретение относится к области распознавания жестов. Техническим результатом является расширения арсенала средств распознавания жестов для управления электронным устройством.

Группа изобретений относится к области вычислительной техники и может быть использована в процессорных устройствах ЭВМ и устройствах цифровой автоматики. Техническим результатом является повышение быстродействия выполнения операции сложения и расширение функциональных возможностей устройства за счет выполнения операций логического сложения и логического умножения при минимальных затратах оборудования.

Изобретение относится к области использования верифицированных пользователем данных. Технический результат – повышение точности извлечения информации из текстов на естественном языке и обеспечение пользователю возможности верифицировать достоверность извлекаемых данных.

Центр управления робототехническими объектами характеризуется тем, что содержит вычислительный комплекс, систему хранения данных аудита деятельности организационной системы, интерфейс оборудования, комплексы кодирования и декодирования информации и средства связи с робототехническими объектами.

Изобретение относится к системе автоматизированной подготовки статистической отчетности. Техническим результатом является оптимизация процессов сбора, анализа, агрегирования статистической информации, подготовки и согласования регламентированных отчетов.

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных устройствах, а также в устройствах цифровой обработки сигналов и в криптографических приложениях.

Изобретение относится к технологиям сетевой связи. Технический результат заключается в повышении скорости обработки данных.

Изобретение относится к области вычислительной техники, в частности к устройствам обработки данных, и может быть использовано для построения средств автоматики и функциональных узлов систем управления, а также в устройствах обработки чисел с плавающей запятой при нормализации данных.

Изобретение относится к вычислительной технике и может быть использовано для аппаратной реализации криптографических примитивов. Технический результат изобретения заключается в обеспечении вычисления в системе остаточных классов.

Группа изобретений относится к компьютерным системам и может быть использована для переупорядочения битов маски. Техническим результатом является обеспечение реверсирования и перестановки битов маски.

Изобретение относится к логическим преобразователям. Технический результат заключается в расширении арсенала технических средств для реализации простых симметричных булевых функций. Указанный результат достигается за счет того, что логический преобразователь содержит восемь мажоритарных элементов, которые имеют по три входа, причем выход i-гo и первые входы третьего, пятого, шестого мажоритарных элементов соединены соответственно с вторым входом (i+1)-го мажоритарного элемента и первым настроечным входом логического преобразователя, отличающийся тем, что в него введен девятый мажоритарный элемент, выход j-го и выход m-го мажоритарных элементов соединены соответственно с вторым входом (j+1)-го и третьим входом (3×m+2)-го мажоритарных элементов, а второй, третий входы и выход девятого мажоритарного элемента подключены соответственно к выходам пятого, восьмого мажоритарных элементов и выходу логического преобразователя, второй и первый настроечные входы которого соединены соответственно с первым входом девятого и первыми входами четвертого, седьмого, восьмого мажоритарных элементов. 1 ил.

Изобретение относится к генераторам случайных чисел (ГСЧ) и может быть использовано для генерации случайных цифровых последовательностей в различной радиоизмерительной аппаратуре и системах тестирования каналов обмена информацией, датчиков случайных чисел, средств криптографической защиты информации. Техническим результатом является упрощение процесса подготовки ГСЧ к последующей работе. Способ содержит этапы, на которых устанавливают перечень статистических характеристик числовой последовательности, включающий, по крайней мере, математическое ожидание и дисперсию частоты появления логической единицы в битовой числовой последовательности; для каждого диода из набора однотипных диодов: отмечают диод из набора однотипных диодов; устанавливают диод в генератор аналогового шума измерительного устройства; получают статистические характеристики числовой последовательности, относящиеся к отмеченному диоду, на выходе измерительного устройства; сохраняют данные о статистических характеристиках отмеченного диода; выбирают пару диодов из набора, осуществляя следующие действия: отмечают пары диодов, имеющих максимальную разницу математического ожидания с идеальным значением и минимальную разницу значений математического ожидания в паре; выбирают из совокупности пар диодов с минимальной разницей значений математического ожидания пару диодов, имеющих минимальную разницу значений дисперсии, определяют положение диодов выбранной пары в генераторах аналогового шума генератора случайных чисел, осуществляя следующие действия: устанавливают на основе случайного выбора диоды из выбранной пары в генераторы аналогового шума, отмечают сведения об установленных диодах для каждого генератора аналогового шума (положение 1), получают математическое ожидание числовой последовательности на выходе генератора случайных чисел, сохраняют его значение, меняют местами диоды в генераторах аналогового шума, отмечают сведения об установленных диодах для каждого генератора аналогового шума (положение 2), получают математическое ожидание числовой последовательности на выходе генератора случайных чисел, сравнивают значения математического ожидания числовой последовательности на выходе генератора случайных чисел для положения 1 и положения 2, выбирают положение диодов с наименьшим отклонением от заданного значения математического ожидания и с наименьшим отклонением от заданного значения дисперсии числовой последовательности на выходе генератора случайных чисел, устанавливают диоды в выбранное положение в генераторы аналогового шума для последующего использования в генераторе случайных чисел. 2 ил., 4 табл.

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных устройствах, а также в цифровых синтезаторах частот широкополосных систем связи. Техническим результатом является сокращение объема оборудования и уменьшение энергопотребления. Устройство содержит два n-разрядных сумматора, (n+1)-разрядный полусумматор, 2n-разрядный регистр. 1 ил.

Изобретение относится к цифровой вычислительной технике и может найти применение для аппаратной реализации вычисления функций. Технический результат заключается в расширении арсенала средств для вычисления функциональных зависимостей. Цифровой функциональный преобразователь содержит четыре сумматора, два сдвигающих регистра, блок анализа, блок хранения констант, блок управления, четыре входа и четыре выхода, причем сдвигающие регистры связаны с сумматорами-вычитателями, выходы которых связаны с блоком анализа, а его выходы - с блоком управления и всеми сумматорами-вычитателями. 1 ил.

Изобретение относится к устройствам цифровой вычислительной техники, в частности к недвоичной схемотехнике, и предназначено для создания троичного множительного устройства. Технический результат заключается в расширении арсенала средств. Устройство содержит типовые узлы: троичные регистры сдвига, троичные сумматоры, троичные D-триггеры и троичные поразрядные умножители. 3 ил., 3 табл.

Изобретение относится к устройствам цифровой вычислительной техники, в частности к недвоичной схемотехнике, и предназначено для создания устройств троичной арифметики. Техническим результатом является реализация устройства троичного сложения и вычитания. Устройство содержит 10 пороговых элементов троичной логики, узел троичной схемотехники и троичный полный последовательный сумматор. 1 ил., 5 табл.

Изобретение относится к вычислительной технике. Технический результат - повышение быстродействия при сохранении аппаратурного состава и функциональных возможностей прототипа. Для этого предложен логический преобразователь, предназначенный для реализации любой из простых симметричных булевых функций τ1, τ2, τn-1, τn, зависящих от n аргументов - входных двоичных сигналов, и может быть использован в системах цифровой вычислительной техники как средство преобразования кодов. Логический преобразователь содержит восемь мажоритарных элементов (11, …, 18), а максимальное время задержки распространения сигнала в нем равно 4×ΔtM, где ΔtМ - время задержки мажоритарного элемента. 1 ил.

Изобретение относится к вычислительной технике, в частности к способам хранения данных, и может быть использовано в системе управления базами данных (СУБД). Технический результат заключается в повышении производительности СУБД за счет хранения дельт записи вместе с записью. Способ организации хранения исторических дельт записей, в котором формируют, по меньшей мере, одну запись базы данных, которая содержит данные и заголовок; сохраняют сформированную выше, по меньшей мере, одну запись в странично-организованный файл на запоминающем устройстве, в котором каждая страница данных содержит заголовок и область данных для хранения записей; осуществляют модификацию, по меньшей мере, одной записи на странице на запоминающем устройстве; определяют дельту записи, достаточную для восстановления состояния записи до модификации; добавляют определенную на предыдущем шаге дельту записи в упорядоченный набор дельт записи, который хранится как часть записи. 6 з.п. ф-лы, 6 ил., 3 табл.

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др. Технический результат заключается в упрощении устройства за счет уменьшения числа типов используемых элементов и цены по Квайну. Логический вычислитель предназначен для реализации простых симметричных булевых функций и может быть использован в системах цифровой вычислительной техники как средство преобразования кодов. Логический вычислитель содержит n мажоритарных элементов и n D-триггеров. За счет мажоритарных элементов повышена однородность состава и уменьшена цена по Квайну. 2 ил.

Наверх