Аналоговое вычислительное устройство последовательного действия
315184
Выходы инверторов 11 подключены ко вхо(2) дам блоков запоминающих исполнительных органов 19, выходы которых подключены ко входам блока 20 решения уравнений связи (2) .
В блоках запоминающих — исполнительных органов 19 величины переменных Х(> через коммутирующие элементы 21 поступают на входы запоминающих — исполнительных
Е=I
Е (2) х1Е) х(>
2 х(Е) и
1 (е)— где Же) = а(Е а(.... а()
l1 12 In а() а(Е) а(Е)
A(i) — 21 22 2n а(е) а(е) g(i) л1 n2 пп
5(е,k) )(е,k) 5(Е,Й) 11 12 1а
Е)(1,k) 5(Е,k) Е)(Е,k) 21 22 2n.
B(Ik) = ()(Е,й) g(i,k) 5(Е,k) п1 n2 nn
1=1, 2,...,т;
m — количество однотипных объектов, входящих в сложную систему; и — порядок дифференциальных уравнений одного объекта.
35 Алгоритм расчета уравнений заключается в следующем:
Допустим, уравнения (l) решаются для (j+1)-,ão интервала времени, т. е. для интервала времени t+I — t Известны значения пра40 вых частей F(> для начала (j+I)-ro интерва1 ла, т. е. в момент времени t, которые запомнены в устройствах б и 24. Известны также значения переменных в момент времени t, которые запомнены в блоках 7, 8 и 19.
45 Решение уравнений (1) производится в два этапа, В первом этапе или этапе грубого расчета уравнения (1) решаются по методу Эйлера, т. е. в течение данного интервала времени поддерживаются постоянными правые части F после интегрирования уравнеJ ний (1) в течение времени t+I — t. получаются грубые значения переменных х +1, для — (i) конца (j+1)-го интервала, которые одновременно с решением устанавливаются на запоминающих исполнительных органах 22. В блоке 20 решаются уравнения (2) для указанных значений х +1 и в результате полу1+ чаются грубые значения правых частей 11+1, (Е)
60 которые запоминаются в запоминающих уст. ройствах 26.
Во втором этапе происходит уточнение результатов грубого этапа расчета путем поправки значений правых частей. При этом
65 правые части учитываются как переменные, Переменные Х",); Х Е),..., Х(> подключены ко входам блоков делителей 1, на которых устанавливаются соо гветствующие коэффициенты матриц А(>. В каждом блоке делителей 1 имеется т параллельно соединенных потенциоMPTpQB или трехдекадных делителей напряжения 2, выходы которых через коммутирующие элементы соединены в один узел и подключены через резисторы 8 к общим выводам коммутирующих элементов 4 и 5. К этим выводам через делители 1 и резисторы
8 подключены также выходы запоминающих интегриру(ощих блоков б правых частей. К свободным выводам элементов 4 и 5 подключены запоминающие интегрирующие блоки 7 и 8, выходы которых через коммутирующие элементы 9 и 10 подключены ко входам инверторов 11 и блоков соответствующих делителей 1. Выходы инверторов 11 через коммутирующие элементы 12 подключены ко входам начальных условий (НУ) блоков 8.
В запоминающих интегрирующих блоках б — 8 запоминание осуществляется конденсаторами 13, которые могут быть подключены в обратную связь усилителя 14 посредством коммутирующих элементов 15. Для установки начальных условий (НУ) на конденсаторах 18 предусмотрены резисторы 16, которые через нормально замкнутые коммутирующие элементы 17 подключаются на вход и в обратную связь усилителя 14, Интегрирование осуществляется замыканием коммутирующих элементов 18, к которым подключены вторые выводы коммутирующих элементов 4 и 5, при наличии в обратной связи усилителя 14 одного из конденсаторов 18.
l0 органов 22 для каждой переменной х (в одном блоке 19 имеется m таких органов).
Выходы блока 20 через коммутирующие блоки 28 подключены ко входам начальных условий (НУ) запоминающих устройств 24 и
15 б, и через,инверторы 25 — ко входам запоминающих устройств 26. Выходы запоминающих устройств 24 и 26 через резисторы 27 подключены к коммутирующим элементам 18 запоминающих интегрирующих блоков пра20 вых частей. В запоминающих устройствах 24 и
26 входы интегрирования отсутствуют.
Управление работой блоков и элементов 1, 4, 5, б, 7, 8, 9, 10, 12, 19, 28, 24 и 26 осущесгвляется по командам, поступающим из блока
25 программного управления 28.
Решение дифференциальных уравнений (1) осуществляется по усовершенствованному методу Эйлера-Коши. Так как метод ЭйлераКоши принадлежит к числу методов последо30 вательных интервалов, то при решении уравнений по этому методу процесс решения необходимо делить на равные интервалы времени ht.
315184 изменяющиеся линейным законом от значений Fj до Fj+I т. е. по формуле
«) «) (j+ I
F«) = Г«)+ ((F
j+I (j
Повторно проинтегрировав уравнения (1), в течение времени t +I — t для новых значений правых частей, получают уточненные значения переменных Х< ),, по которым определяются и запоминаются для дальнейшего решения уравнений (1) уточненные значения правых частей Р<,.
В исходном режиме на блоках делителей 1 устанавливаются соответствующие коэффициенты А<() уравнений (1). Начальные условия переменных X!() с учетом масштабов, устанавливаются на запоминающих интегпирующих блоках 7 и 8 поочередным подключением в обратную связь усилителей 14 соответствующих конденсаторов 18. Одновпеменно эти величины устанавливаются и запоминаются в запоминающих исполнительных органах 22. Переключения конденсаторов 18 в блоках 7 и 8 и исполнительных запоминающих органов 22 в блоках 19 осуществляется по командам, поступающим из блока программного управления 28.
После установки начальных условий, в блоке 20 решения уравнений связи (2) получаются значения правых частей F«), соответствующие начальному режиму. Решениеупавнений связи (2) в блоке 20 можно осугцествить методом прямого модеJIHDQBBHHH или любым другим известным методом.
Поочередным переключением соответству)оших каналов связи в коммутипующих блоках 28 и конденсаторов обпатной связи 18 в блоках 6 и 24 ппоизводится запоминание начальных значений правых частей (о«) уравнений (!).
Процесс решения начинается после нажатия кнопки «пуск» на блоке ппогпаммного управления 28. При этом из блока 28 поступает команда на пепеключение комм (типующих элементов 4 и 5, 9, 10 и 12. Элементы 5 и 10 замыкаются, а элементы 4, 9 и 12 размыкаются. Размыкаются также коммутирующие элементы 17 в блоках 8 и 6. Подготавливается схема для осуществления интегрирования уравнений (!) с помощью конденсатопов (на .ертеже не показаны), входящих в блоки 8, т. е. подготавливается схема для осуществления грубого этапа расчета.
По командам., поступающим из блока программного управления 28 начинают поочепедно подключаться в схему решения уравнений (1) соогветствуюшие делители 2 в блоках 1, конденсаторы 18 в блоках 6 и 8 и запоминающие — исполнительные органы 22 в блоках 19. Так, по первой команде подключаются в схему решения первые делители 1, 5
65 первые конденсаторы в блоках 6 и 8 и первые запоминающие исполнительные органы в блоках 19, т. е. собирается блок-схема решения уравнений первого объекта. После подготовки схемы решения поступает команда на включение коммутирующих элементов 18 в блоках 8, которые в замкнутом состоянии поддерживаются ровно в течение одной (или двух) секунд, т. е. процесс интегрирования уравнений первого объекта длится ровно одну (или две) секунду. Причем правые части F I ) поддерживатюся постоянными. Это впемя по масштаб соотвстств .pT впемени одного интепвала М. После окончания npoIIecca интегрипования первые конденсатопы в блоках 8 запяжаются гп быми значениями
Х,"), которые одновПеменно устанавливаются и на первых запоминаюп|их исполнительных органах 22 в блоках 19.
По окончании решения павнений пепвого объекта схема автоматически пепеключается для решения упавнений второго объекта и т. д. до последнего. Кактопько упавнения всех объектов для грт бого этапа первого интепвала решены происходит пешение павнений связи — (2) в блоке 20. После решения павнений (2) получаются грубые значения правых ((i частей F1, которые запоминаются на соответствующих конденсатопах (на чептеже не показаны) в блоках 26, поочередным почключением их в обратную связь усилителей 14.
Таким обпазом, пол чается, что в запоминающих vcTpoHcTBax 24 и блоках 6 запомнены значения правых частей г (), а в запоминаюО щих vc Tp0Hc TBax 26 — значения F) .
«)
После получения гпубь х значений ппавых
«) частей FI, первый этап расчета лля пепвого интервала завепшается, и на и наеся птопой этап пас. тета. Ппи этом па мыка)отся комм THvvIonIHe элементы 5. 10 ч ко м (тип оптие . лементы 17 в блоке 7 и запомипаюп)их устройствах 24 и 26, замь)каются комм тип юшие элементы 4. 9, 12 и комм тип югиие элементы !7 в блоках 8. Подготавливается блоксхема для уточнения рез . льтатов ре)пения пепвого интервала, т. е. дчя реп.ения vDaBHe) ий (! ) по vTovHpHHbIм значениям правых чя отей.
По командам, поступакппим из блока прогпаммного уппавленпя 28. поочепедно подключаются схемы пешения упавнений для всех т объектов. Интегпипование осуществляется конденсатопами блокoB 6 и 7. Так как (() на входы блоков 6 подаются разности Fn
«)
FI, то в процессе интегрирования ппавые части изменяются линейно от значений F() до значений FI") . Такое изменение пРавых частей очень близко к действительном их изменению, потому, что кривые изменения правых частей в данном интервале времени аппроксимируются прямым линиями.
Значения перемепнь)х, полученных на выходах блоков 7 достаточно близки к их дейст315184 вительным значениям в момент t . Уточненные значения переменных Х< > для каждого объекта одновременно с интегрированием запоминаются в блоках 8 и в запоминающих исполнительных органах 22 блоков 19. После окончания решения уравнений (1) для всех объектов, в блоке 20 решаются уравнения связи (2), и уточненные значения правых частей для конца первого интервала ф поочередно запоминаются на конденсаторах запоминающего интегрирующего блока б и запоминающего устройства 24. В этом режиме коммутирующие элементы 17 в блоке 7 и запоминающих устройствах 24 и 2б замкнуты.
Для осуществления решения уравнений во втором интервале времени в качестве начальных условий используют уточненные значения переменных Х",, запомненные в запоминающих интегрирующих блоках 7 и 8, и правых частей Е< >, запомненные в блоке 6 и устройстве 24. Процесс решения уравнений для второго и последующих интервалов аналогичен процессу решения первого интервала.
При необходимости контролировать величины переменных Х > и правых частей Р< > в ходе решения уравнений (1) и (2) можно предусмотреть после каждого интервала расчета автоматическую или ручную регистрацию параметров. При этом команда на начинание решения уравнений в каждом интервале поступает после окончания регистрации.
Описанное устройство может быть использовано в специализированных вычислительных устройствах, например, для исследования переходных процессов в энергосистемах, многодвигательных электроприводов, применяемых в текстильной промышленности, в автоматических поточных линиях, в металлообрабатывающей промышленности.
Предмет изобретения
Аналоговое вычислительное устройство последовательного действия для моделирова5
Зо
45 ния динамических процессов в системах, описываемых обыкновенными дифференциальными уравнениями, содержащее блок программного управления с подключенными по заданной программе коммутирующими элементами и блоками, а также блок решения уравнений связи, к которому через блоки запоминающих исполнительных органов и коммутирующие элементы подключены прямые (инвертированные) выходы запоминающих интегрирующих блоков на операционных усилителях с конденсаторами в цепи обратной связи и через коммутирующие блоки присоединены последовательно включенные запоминающие устройства и запоминающие интегрирующие блоки правых частей, отличающееся тем, что, с целью уменьшения требуемого числа решающих элементов, повышения точности и обеспечения устойчивости, оно дополнительно содержит блоки делителей напряжений с параллельно включенными потенциометрами, выходы которых через нормально разомкнутые коммутирующие элементы блока программного управления подключены к входным резисторам двух групп запоминающих интегрирующих блоков с включенными в их входные цепи соответственно нормально разомкнутыми и нормально замкнутыми коммутирующими элементами, причем часть блоков делителей, подключенных к запоминающим интегрирующим блокам первой группы, исоединена входами к выходам запоминающих интегрирующих блоков правых частей, а через другие нормально разомкнутые пепеключающие элементы соединена непосредственно и через инверторы с выходами интегрирующих запоминающих блоков той же группы; входы блоков делителей, подключенных к запоминающим интегрирующим блокам второй группы, соединены через нормально замкнутые коммутирующие элементы с их выходами и через инверторы подключены ко входам начальных условий соответст. вующих запоминающих интегрирующих устройств первой группы.
315184
Составитель А. А. Маслов
Редактор Л. А. Утехина Техред А. А. Камышникова Корректор А. П. Васильева
Заказ 3088/11 Изд. Re 1273 Тираж 473 Подписное
ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР
Москва, 5К-35, Раушская наб., д. 4/5
Типография, пр. Сапунова, 2
