Делитель частоты

 

О Il И С А Н И Е 32I954

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

Зависимое от авт. свидетельства №

Заявлено 27.Ч!1.1970 (№ 1471748/26-9) с присоединением заявки №

Приоритет

Опубликовано 19.Х1.1971. Бюллетень № 35

Дата опубликования описания 1.III.!972

МПК Н 03k 23/00

Комитет по делам изобретений и открытий при Совете Министров

СССР

УДК 681.3.055(088.8) Авторы изобретения

О. Я. Жук и В. И. Козлов

Заявитель

ДЕЛИТЕЛЪ ЧАСТОТЫ

Изобретение относится к импульсной технике и может быть использовано в цифровом синтезаторе частот.

Известны делители частоты с дробным переменным коэффициентом деления, содержащие декады с постоянными и переменными коэффициентами деления, триггеры памяти и схемы «И».

Недостаток известного делителя состоит в его сложности, особенно, если число декад с переменными коэффициентами деления больше двух.

Предлагаемое устройство отличается от из-. вестных тем, что идентичные декады с переменным коэффициентом деления связаны через включенные параллельно схемы «И» с шиной входных сигналов, причем управляющие входы схем «И» соединены с соответствующими выходами триггеров памяти, вход каждого из которых соединен с выходом соответствующей декады с постоянным коэффициентом деления.

На чертеже представлена блок-схема пред.лагаемого делителя частоты с дробным переменным коэффициентом деления.

Делитель частоты содержит декады 1 — 3 с постоянными коэффициентами деления, декады 4 — 7 с переменными коэффициентами деления, в которых производится установка числа от нуля до девяти в разряде целых чисел, десятых, сотых и тысячных долей набираемого коэффициента деления, триггеры памяти 8, 9 и 10 и схемы «И» 11 — 1б. Идентичные декады 4 — 7 с переменным коэффициен5 том деления связаны через включенные параллельно схемы «И» 11 — 14 с соответствующими выходами триггеров памяти 8, 9, 10, вход каждого из которых соединен с выходом соответствующей декады I, 2, 8 с посто10 янным коэффициентом деления. Схемы «И»

15, 1б служат для сквозного переноса сигнала при установлении нуля в одной нли нескольких декадах.

Так как делитель частоты представляет со15 бой набор идентичных декад, триггеров памяти и схем «И», то для уяснения работы делителя достаточно рассмотреть формирование двух знаков коэффициента деления.

В первый момент времени на выходе дека20 ды 4 разряда целых чисел существует последовательность импульсов с периодом TN, где

Т вЂ” период следования входных сигналов, N — коэффициент деления декады 4 (предполагается, что триггеры памяти 8, 9, 10 раз25 решают прохождение сигнала на вход декады 4 разряда целых чисел и запирают входы других декад). После десяти циклов счета заполнится декада 1, выходной сигнал с нее опрокинет триггер памяти 8, схема «И» 11

3о закроется, схема «И» 12 откроется, и начнет

321954

Составитель Г, Челей

Типография, пр. Сапунова, 2 работать декада 5 разряда десятых долей.

После отсчета числа входных сигналов, установленного в ней, сигнал с ее выхода возвращает триггер памяти 8 в исходное состояние, схема «И» 11 открывается, а схема «И» 12 закрывается. Далее начинает работать декада 4 целых чисел, выходной импульс которой появится с задержкой п<Т, где n> — коэффициент деления декады 5 разряда десятых долей. Если отсчет начать с этого цикла, то средняя длительность периода равняется

NT.10+ n,T . и, ср—

10 10

Коэффициент деления делителя частоты определится как

К= ™ =У+ — ".

Т 10

Формирование сотых долей коэффициента деления происходит аналогичным ооразом на каждом сотом цикле с помощью декады 2, триггера памяти 9, схемы «И» 13 и декады б разряда сотых долей.

Общий коэффициент деления при наборе соответствующего числа идентичных узлов равен:

+ 10 + 100 + 1000 +

Для получения правильного коэффициента

5 деления, когда в одной или нескольких декадах устанавливается нуль, производится блокировка триггеров памяти соответствующей декады от ручки управления нулем и одновременно обеспечивается сквозной перенос

10 сигнала при помощи схем «И» 15, 1б.

Предмет изобретения

Делитель частоты с дробным переменным

15 коэффициентом деления, содержащий декады с постоянными и переменными коэффициентами деления, триггеры памяти и схемы «И», отличающийся тем, что, с целью упрощения делителя, идентичные декады с переменным

20 коэффициентом деления связаны через включенные параллельно схемы «И» с шиной входных сигналов, причем управляющие входы схем «И» соединены с соответствующими выходами триггеров памяти, вход каждого из

25 которых соединен с выходом соответствующей декады с постоянным коэффициентом деления.

Редактор Т. Морозова

Техред Л. Богданова

Корректоры Е. Михеева и Т. Гревцова

Заказ 46)15 Изд. Ке 1855

Тираж 473 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, Ж-35, Раушская араб., д. 4!5