Всесоюзная

 

372700

ОЛИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

Зависимое от авт. свидетельства №

Заявлено ЗО.Ш.197О (¹ 1420484/18-24) с присоединением заявки №

Приоритет

Опубликовано 01.111.1973. Бюллетень № 13

Дата опубликования описания 19Х.1973

М. Кл. Н ОЗЙ 2 /00

Комитет по делам изобретений и открытий при Совете Министров

СССР

УДК 621.374Л2 (088.8) Автор изобретения

Б. П. Касич

ВСЕОФЮ «

3ИЮМ9-RN %Ж.

ЬИИЬЮТЕИА

Заявитель

УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ЧАСТОТЫ ПОВТОРЕНИЯ

ИМПУЛЬСОВ

Устройство относится к области кодирования и преобразования информации.

Известно устройство для деления частоты повторения импульсов на коэффициенты делен ия, представленные неправильной двоичной дробью с точностью до заданного двоичного знака после запятой.

Известное устройство содержит цифровой интегратор, вход независимой переменной которого соединен с источником делимой частоты. Масштабный множитель интегратора равен обратной величине заданного коэффициента деления и предварительно вычисляется, например, вычислительным устройством.

Однако в таком устройстве предварительное вычисление масштабного множителя цифрового интегратора усложняет процесс деления частоты на коэффициенты деления, представленные двоичной дробью.

Цель изобретения — упростить процесс деления частоты на коэффициенты деления, представленные . неправильной двоичной дробью с точностью до заданного двоичного знака после запятой.

Эта цель достигается тем, что устройство содержит делитель частоты, схему запрета и цифровой интегратор, состоящий из регистра подынтегральной функции и сумматора, параллельные входы ввода кода которого соединены с параллельными выходами выдачи кода регистра подынтегральной функции, Управляемый вход схемы запрета соединен со входом устройства, а выход — со входом делителя частоты. Выход делителя частоты соединен

5 со входом приращения независимой переменной цифрового интегратора, выход цифрового интегратора — со входом запрещения схемы запрета.

10 Схема запрета состоит, например, из триггера с разделительными входами управления, линии задержки и потенциально импульсного вентиля, импульсный вход которого соединен со входом устройства, а выход — со входом

15 делителя частоты. Потенциальный вход вентиля соединен с выходом триггера, один из входов которого через линию задержки подключен ко входу устройства, а второй вход соединен с выходом цифрового интегратора.

20 На чертеже представлена функциональная схема устройства.

Устройство содержит схему запрета 1, состоящую из потенциально импульсного вентиля 2, л инии задержки 8 и триггера 4, делитель

25 частоты 5, цифровой интегратор б, состоящий из сумматора 7 и регистра 8 подынтегральной функции.

Коэффициент деления делителя частоты 5 устанавливается равным целой части заданно30 го дробного коэффициента. В регистр 8 запи37270 0

Предмет изобретения

Составитель Д, Голубович

Техред Л. Грачева

Редактор Л. Утехина

Корректор О. Тюрина

Заказ 135617 Изд. № 289 Тираж 780 Подписное

11НИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, К-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2 сывается двоичный код дробной часи заданного коэффициента деления.

Частота повторения импульсов, подлежащая делению, подается на вход устройства и далее через открытый потенциально импульсный вентиль 2 схемы запрета 1 поступает на вход делителя частоты б. Каждый импульс, поступающий с выхода делителя частоты на вход приращения Ах независимой переменной ц ифрового интегратора б, управляет суммированием в сумматоре 7 содержимого регистра 8 подынтегральной функции с остатком от предыдущего суммирования, находящегося в сумматоре. Импульс Лз приращения интеграла устанавливает триггер 4 в такое положение, прои котором потенциально импульсный вентиль закрывается. В исходное положение триггер возвращается импульсом, поступающим со входа устройства и задержанным линией задержки 3 на время, равное длительности импульса делимой частоты.

Средняя частота на выходе устройства рави яется - " -::

f » Р N P+l2 где f — частота на входе устройства;

lV — заданный двоичный дробный коэффициент деления частоты;

Р— двоичное число целой част и числа Й;

l — двоичное число, находящееся после запятой числа А;

q — число двоичных разрядов в дробной части числа Л, отделяемых от целой части запятой.

Коэффициент деления делителя частоты 5 устанавливается равным числу Р, а в регистре 8 подынтегральной функции записывается число l2 — " . При этом время суммирования чисел в сумматоре 7 не должно превышать длительности одного периода делимой частоты.

Устройство для деления частоты повторения

15 импульсов, содержащее делитель частоты, отличающееся тем, что, с целью упрощения процесса деления частоты повторения импульсов на коэффициенты деления, представленные неправильной двоичной дробью с точностью до

20 заданного двоичного знака после запятой, оно содержит схему запрета и цифровой интегратор, состоящий из регистра подынтегральной функции и сумматора, параллельные входы ввода кода которого соединены с параллель25 ными выходами выдачи кода регистра подынтегральной функции; причем выход делителя частоты соединен со входом приращения независимой переменной цифрового интегратора, выход которого соединен со входом запре30 щения схемы запрета, управляемый вход которой соединен со входом устройства, а выход — со входом делителя частоты.