Делитель частоты с дробным переменным коэффициентом деления

 

О П И С А Н И Е 344590

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Саоэ Советскик

Социалистических

Республик

Зависимое от авт, свидетельства №

Заявлено 09.Х1.1970 (№ 1494030/26-9) с присоединением заявки №

Приоритет

Опубликовано 07.Ч11.1972. Бюллетень № 21

Дата опубликования описания 20.IX.1972

М. Кл. Н 03k 23/00

Комитет па делам иаобретений и открытий при Совете Министров

СССР

УДК 621.374.44(088.8) Авторы изобретения

О. Я. Жук, В. И. Козлов и Г. Ф. Варфоломеев

Заявитель

ДЕЛИТЕЛЬ ЧАСТОТЪ| С ДРОБНЪ|М ПЕРЕМЕННЫМ

КОЭФФИЦИЕНТОМ ДЕЛ ЕНИЯ

Изобретение может быть использовано в разработках перспективной аппаратуры беспоисковой связи, Известная схема делителя частоты с дробным переменным коэффициентом деления, содержащего декадные счетчики, матрицы выбора коэффициента, схемы логики переноса схемы фиксации полного заполнения счетчика, схемы памяти, схемы совпадения, формирователь импульса установки в исходное состояние, предназначена для снижения уровня пульсаций опорного колебания, а также для получения более мелкой сетки, чем при использовании делителя с целым переменным коэффициентом. Положительный эффект достигается за счет по возможности равномерно распределенного во времени исключения импульсов в исходной их последовательности.

Схема получается исключительно сложной, если число дробных разрядов делителя с переменным коэффициентом деления (ДПКД) больше двух. Поэтому реализация известного

ДПКД не представляется целесообразной изза его сложности.

Цель изобретения — повышение точности деления при одновременном упрощении схемы.

Это достигается тем, что входы декад последующих высших дробных знаков соединены с выходами декад низших дробных знаков, вход декады десятых долей соединен с выходом делителя целых коэффициентов, причем управление декадами более низшего дробного знака осуществляется от декад соот5 ветствующего высшего порядка с помощью переключаемых схем совпадения и памяти, а декада единиц делителя целых коэффициентов управляется от декады десятых долей также с помощью схемы совпадения и па10 мяти.

На чертеже представлена схема предлагаемого делителя.

В основной цепи ДПКД содержит делитель, в котором производится набор целых чи15 сел устанавливаемого коэффициента. Он состоит из декадных счетчиков 1, 2, 8, матриц 4, 5, б выбора коэффициента, схем 7, 8 логики переноса, схемы 9 фиксации полного заполнения счетчика и формирователя 10 импульса

20 установки в исходное состояние. Схема установки единиц в процессе работы имеет возможность сдвигать коэффициент деления целого ДПКДна единицу по команде с триггера

11 памяти.

25 Выходные сигналы с выхода делителя целых чисел подаются на вход декадного счетчика 12 десятых долей, который управляет триггером памяти. Счетчик 12 имеет два выхода: на одном из них сигнал появляется

30 постоянно через каждые десять импульсов на

344590 входе; второй выход осуществляется через переключаемую схему 18 совпадения.

На втором выходе счетчика можно выделить импульс, соответствующий любому по счету входному импульсу, и подать эти сигналы на входы триггера 11 памяти. Для получения сотых долей в схему добавляется аналогичный счетчику 12 счетчик 14 со схемой

15 совпадений и триггером 1б памяти. Однако триггер в данном случае управляет схемой селектируемого выхода декады десятых долей.

Сигналы на вход счетчика !4 сотых долей подаются с -выхода счетчика 12 десятых долей. Аналогично добавляются декады последующих знаков после запятой.

Рассмотрим получение коэффициента с десятыми долями.

Например, необходимо получить коэффиК циент деления N+ —, где К принимает зна10 чения от 0 до 9. Для этого необходимо из

10 циклов счета иметь К раз коэффициент

N+1 и (10 — К) раз коэффициент N: (N + 1) К + N (10 — К) — — -.— - К вЂ” N+ —.

10 10

Следовательно, если переключаемый выход счетчика 12 десятых долей установлен на получение (10 — К)-го импульса и этот импульс подается на один из входов триггера 11 памяти, а на второй вход подается выходной импульс декады, соответствующий десятому входному, то счет декады целых чисел 1 при помощи триггера памяти разбивается на два подцикла в десяти циклах счета: (10 — К) раз будет коэффициент N и К раз — коэффициент

N+1; затем счет повторится и т. д.

Для получения коэффициентов с двумя знаками после запятой необходимо добавить декаду, аналогичную декаде десятых долей, которая с помощью триггера памяти, будет задавать программу выборки необходимого импульса для декады десятых долей. Аналогично можно получить коэффициенты с тремя знаками после запятой и т. д.

Для получения коэффициента деления, когда число единиц в целом коэффициенте равно 9, от переключателя в положении 9 и от триггера 11, управляющего матрицей декады единиц, включается схема вычеркивания импульса, состоящая из схем 7 и 17 и триггера 18, что эквивалентно производимым в

Д11КД операциям в остальных положениях переключателя. Это избавляет от необходи10 мости усложнять декады высших разрядов.

Предмет изобретения

Делитель частоты с дробным переменным

1S коэффициентом деления, содержащий декадные счетчики, матрицы выбора коэффициента, схемы логики переноса, схемы фиксации полного заполнения счетчика, схемы памяти, схемы совпадения, формирователь импульса

20 установки в исходное состояние, отличаюи ийся тем, что, с целью повышения точности деления при одновременном упрощении схемы, вход декадного счетчика последующего высшего дробного знака и один из входов схемы памяти низшего дробного знака соединены с выходом декадного счетчика низшего дробного знака, вход декадного счетчика десятых долей соединен с выходом схемы фиксации заполнения счетчиков, причем управление декадными счетчиками более низшего дробного знака осуществляется от декадных счетчиков соответствующего высшего дробного знака с помощью последовательно включенных схемы памяти и схемы совпадения, на другие входы которой поступают сигналы со схемы памяти декадных счетчиков дробного знака более высшего порядка, декадный счетчик единиц управляется от декадного счетчика десятых долей также через

40 схему памяти и схему совпадений, а между входом схемы логики первого переноса и выходом схемы памяти десятых долей включены триггер и схема совпадения, третий вход которой соединен с выходом матрицы выбора

4S единиц.

344590

1 к Указе сЮуюшгга

Зраанага знака

Составитель Л. Рубинчик

Техред Т. Курилко

Корректор А. Васильева

Редактор А. Батыгии

Типография, пр. Сапунова, 2

Заказ 3011/13 Изд. № 1269 Тираж 406 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, 5К-35, Раушская наб., д. 4/5