Устройство для управления цифровыми приборами поразрядного уравновешивания

 

ОП ИСАЙИ Е

409230

Союз Советских

Социал истимеских

Республик

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Зависимое от авт. свидетельства №вЂ”

Заявлено 01 IX.1971 (№ 1692907/18-24) с присоедине!нием заявки №вЂ”

Приоритет

Опубликовано 30.XI.1973. Бюллетень ¹ 48

Дата опубликования описания 15Х11.1974

М.Кл. 6 06f 15/46

Государственный комитет

Совета Министров СССР по делом изобретений и. открь»тий

УДК 681.327.66 (088,8) Лвтор изобретения

Г. И. Кузнецов

Заявитель

УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ ЦИФРОВЫМИ ПРИБОРАМИ

ПОРАЗРЯДНОГО УРАВНОВЕШИBAНИЯ

Изобретение 0ТНос.!Tñÿ к области цифровой электроизмерптельной техники H может быть пспользо!вано в цифровых измерительных приборах и системах, имеющих высокое быстродействие, большое число разрядов и малые габариты, особенно: > микро- плп в интегральном исполнении.

Известны устройства для управления цифровыми приборами поразрядного уравновешиваш)я, содержащее источник синхроимпульсов, индикатор баланса, потенциальные триггеры памяти, схемы совпадения и разделителы!ыс элементы в цепях управления триггеров памяти.

Цель изобретения — упрощение схемы и повышение быстродействия устройства без хзелпчсн!!я илп удорожап)IH обо рудованпя.

Эт!);1ос.! пгаетс!! тем, что выход каждого триггер»1:!Одсоединеп к первому входу схемы совпадения, второй вход схемы совпадения подклк)1сп к шине тактовых импульсов, выход через последовательно соединенный выпрямляющпй элемент и разделительный элемент— к входу последующего трптгера, а через два последовательно соединенных диода — к шине сброса сппхроих!пульсов.

Г(а фпг. 1 приведена упрощенная схема предлагаемого устройства на четыре разряда с изображением цепей включения триггеров памяти прп гьшолненпп устройства на транзпстор ах пpH мoll п)) Оводп мости (13-11-p); из фпг. 2 — временные диаграммы напряжений, поясняющие работу устройства.

Устройство содержит источник 1 сш)хроимпульсов с шинами 2 (четных) и 8 (нечетных) тактовых импульсов н с шиной 4 сброса, индикатор 5 баланса с выходной шиной б, потенциальные триггеры 7 памяти, схемы 8 совпадения и разделительные элементы — — конденсаторы 9 в цепях включения триггеров памяти.

Схемы 8 совпадения 11меют два входа, один из которых, например диод!ньш, подсоединен к выходам триггеров памяти, а другой вход, например рез:!сторный, — к одной пз тактовых шпн 2 плп 3. Выходы схем совпадения через и!)Следо ватсл! Но соедпнеьп!ые диод 10 и конденсатор 9 подклlочены к Входам Включе}пlя триггеров 7 памяти. Точк:! соединения выпрямляющих элементов — диодов 10 и конденсаторов 9 через вып рямляющие элементы— диоды 11 соединены с шооной 4 сброса.

Предлагаемое построение цепей включения триггеров памяти в устройстве позволяет упростить схему и повысить быстродействие

25 устройстза прп отработке кода без увеличения !

I удорожания оборудования.

11а фпг. 1 показан один пз возможных вар:!»1нтов построения цепей выключения трпггеро» памяти на схемах 12 совпаде ния. Один и.-;

30 входоз схем совпадений (пмпульс|ный) соед" .409230

65 нен с выходами триггеров 7 памяти, другой вход (потенциальный) — с выходной шиной 6 индикатора баланса, а выходы схем совпадения — с входами выключения предыдущих триггеров памяти.

Работает устройство следующим образом.

В исходном положении триггеры 7 находятся в состоянии «О» — на единичных выходах триггеров (за штрихова нная половина) напряжение имеет нулевой уровень (близко к 0 в).

Конденсаторы 9 разряжены, шина 4 сброса за мкнута на землю ключом в источнике синхроимпульсов, на шине 8 нечетных та ктовых импульсов — нулевой уровень напряжения, на шине 2 четных тактовых импульсов — единичный уровень напряжения.

Работа схемы разрешается при отключении шины 4 от земли и при подаче на нее единичного уровня напряже ния Uñè Первый нечетный тактовый пмпульс напряжения по шине 8 проходит через диод 10 и конденсатор 9 на вход включения перво го триггера памяти, ооразуя напряжение включения Ui-", под воздействием которого первый триггер устанавливается в положение «1» — единичный урове нь напряжения U>,íà единичном выходе этого триггера. Конденсатор 9 в цепи включения первого триггера заряжается (диатрамма U c), вследствие чего напряжение включения U<. имеет форму проди фферен цированното импульса, длительность которого меньше длительности тактового им пулыса напряжения.

На входы включения других нечетных триггеров памяти первый импульс U не проходит., так как соответсввующие схемы 8 совпадения не подготовлены (нулевой уровень напряжения на едттничных выходах четных триггеров памяти) . .По окончании первого им пульса U на шине 3, IIo шитые 2 приходит первый чеBFIbIH тактовый импульс напряжения U". В этот момент подготовлена к срабатыванию только схема 8 совпадения в цепи включения второго триггера, поэтому первый импульс Г проходит через схему 8 совпадения, диод 10 и конденсатор 9 на вход включения второго триггера, образуя напряжение включения Uq. .. под воздействием которого второй триггер устанавливается в положение «1» — на пряжение U на его единичном выходе имеет единичный уровень, Конденсатор 9 в цепи включения второго триггера заряжается (диаграмма У"), вследствие чего длительность импулыса U2. оказывается меньше длительности тактового импульса U". На входы включения других четных трипперов первый импульс U" не поступает, так как не подготовлены соответствующие схемы 8 совпадения. Перепад, напряжения

U> с выхода второго триггера подается на схему 12 совпадения в цепи выключения первого трипгера. Если по шине б поступает с индикатора баланса сипнал перебаланса (единичный уровень напряжения U ), то первый триггер

1 сбрасывается на «О». Когда на пряжение L имеет нулевой уровень (педобаланс), то пер5

3О

35 о ,15

50 зый триггер остается необрашенным в связи с тем, что импульс выключения не проходит на его нулевой вход (схема 12 совпадения закрыта).

Напряжение Uq с выхода второго триггера подготавливает к срабатыванию схему 8 совпадения в цепи включения третьего триггера.

При приходе второго нечетного иипульса с/ по шине 8 (по окончании первого четко го импульса U ) перепад напряжения U проходит через схему 8 совпадения, диод 10, конденсатор 9 на вход включения третьего триггера, об разуя напряжение U> ., под воздействием которого третий триггер устанавливается в положение «1». Перепад напряжения U> с выхода этого триггера поступает на схему 12 совпадения в цепи выключения вто ро го триггера и, в случае перебаланса, сбрасывает его на «О».

Аналогичным образом происходит включение последующих триггеров памяти и формирование импульсов выключения в случае перебаланса.

П ри этом конденсатор 9 в цепи включения каждого последующего триггера заряжается полностью .за время одного такта, если предыдущий триггер не сбра сывается на «О», или заряжается не полностью, если предыдущий триггер сбрасывается на «О». И в том и другом случае очередные тактовые импулысы У,и 0" не могут пройти на вход включения триггера, уже включившегося, так как в первом случае ток заряда конденсатора 9 равен нулю (заряд на конденсаторе сохраняется почти неизменным в течение времени уравновешивания), а во втором случае не подготовлена схема 8 совпадения предыдущим триггером.

Для сохранен ия заряда конденсаторов во время уравновешивания, обратные сопротивления диодов 10 и 11 должны быть достаточно болышими. В то же время прямые сопротивления диодов 10 и сопротивления цепей за ряда конденсаторов должны обеспечивать заряд за время одного тактового импульса U или U".

Эти врббования легко вы полняются кремневыми диодами при количестве разрядов до 20.

Таким образом, достигается поочередное и однократное включение каждого триггера памят и за время одного уравновешивания независимо от кода, формируемого в триггерах, что и необходимо при поразрядном уравновешивании.

Код, образуемый в процессе ура вновешивания, может сниматься в последовательном виде, например, с шины б индикатора баланса (обратный код), а также в параллельном виде с триггеров памяти. В первом случае последний триггер памяти сбрасывать при перебалаысе нет необходимости, во втором случае для сброса можно использовать импульс конца измерения с источника синхроимпульсов и поставить схему 12 совпадения в цепь выключения послед него .проггвра. ,По окончании измерения триггеры памяти устанавли ваются з походное положение «О».

409230

Сброс триггеров можно осуществлять замыканием шинь! 4 сброса на землю (ситнал сброса источника 1 синхроим(пульсов), если конденсатор 9 успевает зарядиться до достаточной величины при выключении предыдущего разряда (при перебалансе). В этом случае конденсаторы разряжаются на входы включения триггеров памяти и устана!Вливают их в положение «О» (положительные импульсы U!" л, U . и т. д.).

Если JKe cxeva paccHHTBH3 что заряд конденсаторов недостаточен для сброса триггеров, то необходимо поставить специальную сбросовую цепь.

По окончании сороса схема готова к следующему циклу уравновешива ния.

Таким образо :, применение в цепи включения каждого тр (ггера памяти схемы сов!падений с двумя входами, двух диодов и конденсатора, соединенных описанным способом, обеспечивает работу устройства при поразрядном уравно!Вешива!Нии, причем режимы работы всех элементов не зависят от количества триггера памяти, а амплитуда импульсов включения триггеров памяти — от количества триггеров (разрядов). Это упрощает схему, ее расчет и настройку. Количество же используемых эле IelHToB даже меньше, чем в известных схемах с последовательно соединенными цепочками схем совпадений.

При этом существенно повьнпается бьгстродей ствие стро((ства пр(! отработке кода, так к!!к Все конденсаторы В цепях Вк Iloче((IIя Tp(lг(еров памяти подготавливаются до моме!Нта начала измерения сбросовым импульсом. В изВестных же устройстВах каждый конденсатор .; цепи включения каждого триггера подготавливается для пропускания импульса включения ВО Время измерения непосредс ВВенно перед включением соответствующего разряда (триггера) и так как разряды включаются поочередно, быстродействие ограничивается суммарным временем перезаряда всех конде!нсаторов. В предлагаемом устройстве этого ограничения нет, конденсаторы подготавливаются

Одновременно все до начала измерения.

Предмет изобретения

Устройство для управления цифровь(м(! приборами поразряд!ного уравновешивания, содер20 жащее источник си(нхропмпульсо!В, индикатор баланса, триггеры, схемы совпадения и разделительные элементы, отличающееся тем, что, с целью упрощения устройства и повышения быстродействия, выход каждото триггера под25 ключен к первому входу схемы совпадения, гторой вход которой подключен к шине тактовых импульсов, а выход через последовательно соединенный выпрямляющий элемент и раздел!ителыный элемент подключен к

ЗО входу последующего триггера, а через два последовательно соединенных диода соединен с шиной сб!роса синхроимпульсов. .409239.

UñÈð 0

V о

UV

2&n и

Ъял

Фиг. 2

Корректор В, Брыксина

Редактор И. Грузова

Заказ 1797 11зд, ¹ 1102 Тп ра ж 6:15 Подписное

Ц111111ПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, Ж-35, Раушская наб., д. 4/5

Обл. тип. Костромского управления издательств, полиграфии и кпииспой торговли

U ñ о

И1

1 2с и

1 2

U мнкп

U3

Составитель В. Иванеев

Тскред Т. Миронова