Патент ссср 410467

 

410467

40

3 блок управления коэффициентом пересчета

11, триггер контроля четности адресов 12, блок инвертирования 13, содержащий две схемы «И» 14 и 15 и вторую схему «ИЛИ» 16.

Шина 17 связывает нулевой выход последнего триггера регистра адреса со схемой «И»

15 и со схемой «ИЛИ» 10, шина 18 связывает единичный выход пересчетного триггера 4 со схемой «ИЛИ» 10 и блоком управления разрядным током 7.

Устройство содержит также схему «НЕ» 19,, дополнительную схему «И» 20, дешифратор зоны 21, две схемы «ИЛИ» 22 и 23 и два дешифратора адреса 24 и 25.

Выход генератора тактовых импульсов 1 соединен со счетчиком разрушающих импульсов 2, блоком управления разрядным током 7, схемои «И» 20 и дешифратором зоны 21.

Счетчик адреса 3 подсоединен к пересчетному триггеру 4. Единичный выход последнего триггера счетчика адреса 3 подключен к схеме «И» 14 и блоку управления разрядным током 7, нулевой — к первой схеме «ИЛИ»

10 и к схеме «И» 15, предпоследний разряд подключен к дешифратору зоны 21, остальные разряды — к дешифраторам адреса 24 и

25. Выход пересчетного триггера 4 подсоединен к триггеру контроля четности адресов 12.

Выход схемы «ИЛИ» 10 подсоединен к входу схемы «НЕ» 19. Блок управления коэффициентом пересчета 11 подключен к счетчику разрушающих импульсов 2. Схемы «И» 14 и 15 подсоединены ко второй схеме «ИЛИ» 16.

Выходы схемы «ИЛИ» 16 связаны с входами первых разрядов дешифраторов адреса 24 и

25. Выход схемы «НЕ» 19 подключен к дополнительной схеме «И» 20, выход которой подсоединен к схемам «ИЛИ» 22 и 23. Выходы дегиифратора зоны 21 подключены к схемам

«ИЛИ» 22 и 23, выходы которых подсоединены к дешифраторам адреса 24 и 25. Выходы дешифраторов адреса 24 и 25 подключены к выходным шинам 26 и 27, связанным с соответствующими зонами контролируемой матрицы 8. Контролируемая матрица 8 подключена к блоку контроля 9.

Устройство работает следующим образом.

В исходном положении все триггеры устройства находятся в нулевом состоянии. Поэтому высокий потенциал на нулевом выходе последнего триггера счетчика адреса 3 по шине

17 через схему «ИЛИ» 10 поступает на блок управления коэффициентом пересчета 11, который при высоком потенциале на входе отключает счетчик разрушающих импульсов 2, и импульсы от генераторов тактовых импульсов 1 поступают непосредственно на счетчик адреса 3. В этом случае дешифратором зоны

21 через схемы «ИЛИ» 22 или 23 производится запись «0» последовательно во все нечетные адреса контролируемой матрицы 8 для одного разряда. После установки последнего триггера счетчика адреса 3 в «1» на шинах 17 и

18 устанавливается низкий потенциал, и на входе блока управления коэффициентом пересче4 та 11 и схемы «НЕ» 19 устанавливается низкий потенциал. В этом случае включается счетчик разрушающих импульсов 2, и с выхода схемы

«НЕ» 19 на вход схемы «И» 20 поступает высокий потенциал. Импульсы от генератора тактовых импульсов 1 проходят через схему

«И» 20, схемы «ИЛИ» 22 и 23 и поступают на запуск одновременно двух дешифраторов адреса 24 и 25. В этом режиме в четные адреса контролируемого разряда в разных его зонах поступают одновременно два разрушающих адресных тока с двух дешифраторов адреса 24 и 25. После установки пересчетного триггера 4 в «1» счетчик разрушающих импульсов 2 отключается, на входе схемы «И»

20 появляется низкий потенциал, и происходит последовательное считывание подвергнутой разрушению информации в нечетных адресах контролируемого разряда матрицы 8, и подготовка четных адресов к однократной записи «О». Величина сигнала «О» в нечетных адресах, подвергнутых разрушению, контролируется блоком контроля считанных сигналов 9.

На следующем этапе триггер контроля четности адресов 12 устанавливается в «1». Это приводит к установлению на выходе схемы

«ИЛИ» 15 инвертированного значения единичного выхода последнего триггера считчика адреса 3. В этом случае происходит запись «О» уже в четные адреса разряда, и повторяется весь цикл контроля для четных адресов разряда.

После установки триггера контроля 5 в единичное состояние инвертируется полярность разрядных токов, и аналогично выполняется контроль хранения «1» элементами разряда.

Предмет изобретения

Устройство для контроля магнитных тонкопленочных матриц, содержащее генератор тактовых импульсов, подключенный ко входу счетчика разрушающих импульсов, выход которого подсоединен ко входу триггерного счетчика адреса, соединенного с пересчетным триггером, триггер контроля, подключенный к блоку управления разрядным током, первую схему «ИЛИ», входы которой подсоединены к последнему триггеру счетчика адреса и пересчетному триггеру, а выход — к блоку управления коэффициентом пересчета, две схемы

«И», входы которых связаны с выходами rioследнего триггера счетчика адреса и триггера контроля четности адресов, а выходы — со входами второй схемы «ИЛИ», и блок контроля, подсоединенный к матрице, отл ича ющ е е с я тем, что, с целью повышения быстродействия устройства, оно содержит дешифратор зоны, входы которого подключены к предпоследним триггерам счетчика адреса, запускающий вход — к генератору тактовых импульсов, а выходы соответствен410467

Составитель В. Рудаков

Техрсд Е. Борисова

Редактор Л. Утехина

Корректор А Степанова

Заказ 1049/19 Изд. № 355 Тираж 591 Подписное

1ЯНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, Ж-З5, Раушская наб., 4/5

Типография, пр. Сапунова, 2 но — к одним входам дополнительно ввеm денных и схем «ИЛИ» (n —, где т— число запоминающих ячеек в матрице); дополнительную схему «И», один вход которой подключен к генератору тактовых импульсов, другой через схему «НЕ» — к выходу первой схемы «ИЛИ», а выход — к другим входам дополнительных схем «ИЛИ»; и дешифраторов адреса, входы первых разрядов которых подсоединены к выходу второй схемы «ИЛИ», входы остальных разрядов— к первым триггерам счетчика адреса, запускающие входы — к выходам соответствующих дополнительных схем «ИЛИ», а выходы — к выходным шинам устройства.