Патент ссср 415664

 

!

ОП ИОАН И Е

ИЗОБРЕТЕНИЯ

4I5664

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ЗЯВиснмОС От ЯВт. сВпдстельства №

Заявлено 07Х!.1972 (№ 1795580/18-24) М. Кл. G 06f 15/34 с присоединением заявки ¹

Приоритет

Опубликовано 15.II.1974. Бюллетень ¹ 6

Дата опубликования описания 20Л I.1974

Гасударстееиный камвтет

Совета Менкстрав СССР аа делам изоаретеай и аткпытий

УДК 681.3.058(088.8) Автор изобретения

Б. П. Касич

Заявитель

ЧАСТОТНО-ИМПУЛЬСНЫЙ ФУНКЦИОНАЛЬНЫЙ

ПРЕОБРАЗОВАТЕЛЬ

Устройство относится к области кодирования и преобразования информации.

Известен частотно-импульсный функциональный преобразователь, содержащий делитель частоты входных импульсов, запоминающее устройство, управляющие входы которого через дешифратор кодов подключены к соответствующим выходам счетчика участков аппроксимации, вход которого через счетчик приращений подключен ко входу устройства.

Известный функциональный преобразователь отрабатывает кусочно-линейные функции, длина участков аппроксимации которых может быть выбрана только численно равной некоторой степени числа 2, что может приводить к ухудшению точности аппроксимации, так как расчетная оптимальная длина участков аппроксимации может значительно отличаться от чисел, вида 2".

Целью изобретения является повышение точности аппроксимации путем реализации кусочно-линейных функций с любой целочисленной длиной участков аппроксимации.

Для этого в предложенном частотно-импульсном функциональном преобразователе управляемый делитель частоты содержит двоичный счетчик импульсов с включенной ня счетном входе схемой запрета, и две группы вентилей, управляемые входы которых подкл10 lспl>1 к нулсВым Вьlходам разрядов с lстчика, я управляющие входы подключены к соответствующим регистрам запоминающего устройства, вь!Ходы одной группы вентилей подключены ко входу запрещения схемы зя5 претя, я Выходы другой группы — — к выходу делителя частоты, причем выход делителя частоты сосди!!Сп с дополнитслы!ым удвоителем частоты и вентилем, управля1ощий вход которого черсз ингсртор подключен к другому вхо10 ду удвоитсля частоты и соответствующему разряду запоминающего устройства, а выходы удвоителя и вентиля подключены к выходной схеме «ИЛИ» устройства, третий вход которой соединен со вторым дополнительным вен15 тилем, управляющий вход которого подключен к соответствующему разряду запоминающего устройства,;! управляемый вход подключсн к счс l no II >> В:>;Оду счетчик!1 у ч!Iс l l ОВ с1 ппpоксн м !1 lпln 1! Вhl ходя м допО 1!I итсл ы1ОП

20 группы Вснти,1с!1, >> прявл1110щис ВХОДЫ KoTQрых через дополнительный дешифратор подключены к зяпомина!ощему устройству, а управляемые входы подключены к единичным выходам разрядов счетчика делителя частоты.

25 На чертеже показана блок-схема предложенного преобразователя.

Преобразователь содержит делитель 1 ча стоты входных импульсов; счетчик 2 участков аппроксимации, дешифратор 3 кодов, зяпо30 миняющсс устройство 4, Дс1п1!фр!!тор 5 кодов, 4

3 группу вентилей 6, инвертор 7 и вентиль 8.

Управляемый делитель 1 содержит схему 9 за— прета, двоичный счетчик 10, выполненный на триггерах, две группы вентилей 11 и 12, вентиль 13, удвоитель 14 частоты и схему 15

«ИЛИ».

Работает преобразователь следующим образом.

Двоичный счетчик 10, схема запрета 9 и группа вентилей 11 управляемого делителя 1 совместно представляют управляемый делитель с коэффициентами деления, заданными неправильной двоичной дробью.

1 - К„= „, (2, Р=2 +1, 1- : г а +-1, ! ь 6ь.4

4

В общем случае при реализации r-разрядного коэффициента К„и, счедовательно, (r — 1)разрядного коэффициента I(,. после прихода на вход делителя 1 P импучьссв на счетный вход счетчика 10 поступит 2" — импульсов, на выходе (r — 1)-го разряда счетчика появится импульс переполнения (r — 1) младших разрядов счетчика, а с объединенных выходов вентилей 12 на управ,чяемые входы вентиля

13 и удвоителя 14 частоты поступ..т Q импульсов.

При реализации заданной функц™и для каждого участка аппроксимации определяются значени- коэффицненчов К, и К,.

Q — R > Qi

s< r — 1:--.q, 20

65 где К„,— коэффициент деления управляемого делителя;

P — число, представленное r-разрядным двоичным кодом;

/ — число, находящееся после зап:лой;

q — число разрядов счетчика 10.

При подаче па вход устройства импульсов частоты F, средняя частота повторении импульсов на входе счетчика 10 будет равна х 2

F„, = К .— F Ä .1 причем, число разрядов счетчика 10, у исвующих в процессе реализации коэффин fpнта дЕЛЕНИя К»ь раВНО ЧИСЛУ ЗиаЧащПХ раЗря;.ОВ в дробной части коэффициента К-, и в общ.м случае равно числу r — 1 для r р".çðÿäíoão нечетного числа P.

Двоичный счетчик 10 и группа вентилей 12 совместно представляют двоичный умцожитель с коэффициентами умножения

К„= (1, 1

КУ 2 — 1

s ..r — 1, где r — число разрядов числа Р, s — число разрядов числа Q.

На вход счетчика 10 поступают импульсы с частотой повторения Fä- . Следовач сльно, средняя частота поступления импульссв с объединенных выходов вентилей 12 будет равна

60 причем, в случае, когда s = r, коэффициент умножения устанавливается равным

Ку—

Q: для четных значений Qi, или

Q,: — 1 ггпу 1 для нечетных значений Q,.

Коэффициенты К,. и К„,. предс. авля:отся в двоичной форме, т. е. в (рорме правильной и неправильной, вон-.;ых дробей соочвегствешю. Единица целой части коэффициента

К,. отбрасывается и в запоминающее устройсчВО 4 вводятся двоичныс коды чисел К,, и

I(„, — 1. 1<роме ого в заномина ощее устройство 4 вводится дополничельная информация, представленная двоичными кодами и определяющая число r— 1, соотношение . ::: исла разрядов двоичных кодов чисел Р; и Я; и код в младшем разряде числа Q, (признак четности числа Q.,). Разрядная сетка запоминающего устройства заполняется в следующем порядке: — в разряде с порядковым номером 0 записывается код числа 1 при равенстве числа разрядов чисел Р и Q; — в разряде с порядко" ым номером 1 записывается код числа 1 при нечетном значении

Q и наличии равенства r= s; — в разряде с порядковыми нс.,:ерами

2 —: 0 + 1 записывается двоичный код коэффициента К,.; — в разрядах с порядковыми номерами

q + 2 —: 2q + 1 записывается двоичный код числа r — 1; — в разрядах с порядкогыми номерами

2q+ 2 —: — Зд+ 1 записывается дгоичный код числа К» — 1.

Перед началом отработки заданной функции счетчик 2 участков ап вЂ,,ðîêñèìàöèè будет на ходится в исходном состоялни, вследствие чего с выходов 0 —: Зд+ 1 выдачи кодов запоминающего устройства 4 будут поступать по415664

5 ю

0: К= 1

2.- / — Р --м-! или тенциальные сигналы, соответствующие кодам чисел К», и К, — 1, коду числа r — 1 и коды, определяющие соотношение числа разрядов чисел Р! и Q! и четность числа QI. Состояние делителя, содержащего счетчик 10, схему 9 запрета и вентили 11 и 12 будет соответствовать коэффициенту деления

К Я

К

К

Отработка функции начинается с момента поступления первого импульса частоты Р„независимой переменной на вход х управляемого делителя. Число импульсов, поступающих с объединенных выходов вентилей 12 при отработке первого участка аппроксимации равно

g = IK, „ t. о

PI

В момент времени t = t! = — на вход уст õ ройства пройдет Р, импульсов, а на счетный вход счетчика управляемого делителя — 2 импульсов, вследствие чего r — 1 младших разрядов счетчика переполняется, и с единичного выхода триггера с порядковым номером

r — 1 на вход следующего разряда поступяег импульс. Этот же импульс через открытый вентиль 6, включенный на выходе (r — 1)-га триггера счетчика 10, поступает на счетный вход счетчика 2 участков аппроксимацип и и» управляемый вход вентиля 8. В течение временного интервала t = t! с объединенных в1.1ходов вентилей 12 па управляемые входь! нанти.чя 13 и удваителя частоты 14 пройдет

Лу = 2 — К», импульсов, в частности, Лу= Ьу, = Q, при s c r — 1

Ag = при r =- s и четном Q„

Q!

2 или

Q! — >

Ag = при r = s и нечетном Q, 2

Количество импульсов, пос!упивших на выход устройства, зависит от состояний вентилей 8 и 13 и удвоителя 14. Состояния этих функциональных элементов определяются соотношением числа разрядов чисел Р, и Q, и кодом г, младшем разряде числа Q! и, следовательно, кодами, поступающими с выходов 0 и 1 запоминающего устройства. На выход устройства с выходов вентилей 12 импульсы поступают через открытый вентиль 13 при s (r — 1 или через включенный удвоитель 14 при s = r, тому же при нечетных значениях Q па выход удвоителя и далее на выход устройства 111;0 .Iдет Q! — 1 импульсов, с которыми суммируе1ся импульс, поступающий на выход устройства с выхода открытого вен1иля 8. О:евидно, что при любом соотношении числа разрядаз чисел Р, и Q четных и нечетных значениях Q в течение времени отработки первого учасзкя

65 яппроксимаци:i на выход устройства пройдет

Я импульсов.

Процесс отработки второго и последующих участков аппроксимации происходит аналогично процессу отработки первого участка, причем импульс, поступающий на вход счетчика участков, определяет конец отработки предыдущего участка и начало отработки последующего участка, С изменением состояния счетчика участков на выходах выдачи кодов запоминающего устройства появляютсл сигналы, сООтВетстВу юп;,ие заданным коэффициентам деления управляемого делите.1я 1.

В целом преобразователь, содержащий дразряд" 1:"I управляемый делитель, позволяет реализовать кусо шо-линейные функции с угловыми коэффициентами и длинами участков аппроксимации

Предмет изобретения

Частотно-пх1пульсный фуп;И!!опальный преобразогатсль, содержащий Делитель час1оты входных импульсов, запо;!иняющес устройство, управляющие входы которого через дешифратор кодов подключены к соответствующим

Вь! ходам c Ic! ч и к!! $÷ c! ИОВ !1пп!10ксимацип, а т:! и ч я 1О щ и II с !1 е.ч, ч10, с цел!иа павыНIЕ!! И>1 ОЧIIÎС1И ЯППРОКСИМЯЦИИ, УПPЯВ;! !IЕХI Ы1! делитель часто-;ы содержит двоичный счетчик импульсов с включенной на счетном входе схемой запрета и две группы вентилей, управляемые входы которых подключены K нулевым вы. :одам разрядов счетчика, а управляющие

Входы гадил ючены к саотВетстВу !Ощим регистрам запомина1ощего устройства, выходы одной группы вентилей подключены ко входу запрещения схемы запретя, а выходы другой группы — к выходу делителя частоты, причем выход делителя частоты соеди1!е11 с дополнительным удвоителем частоты и вентилем, управляюшии вход которого через ги Вертор подключен к другому входу удвоителя частоты и соответствуюп,ему разряду запоминающего устройства, а выходы удвоител.=, и вснтил! подключены к выходной схеме «НЛИ», устройства, тре1ий вхо, которой соединен со вторым дополнительным вен!илем, упрявлл!ащий вход которого подключен к соответствующему разряду запоминающего устройства, я упрявллемый Вход подключен к счетному B.,îäó счетчика у чя с! i ОВ;1пппаксим яппи ll !1! I#0;I. Iì дополни";ельца". гру1ТП!я веп1плей, упр; в ., ющие вход -. кстарых через даполнительны. -,.ешифратор падкл1очепы к запоминаю це. .у устройств :, à 3 правллемые B. ;îäû подключсп:,: к единичным выходам рязрлдав счетчика делиТСЛЛ 1 ЯСТОТЫ.

4I5664

Составитель С. Казннов

Текред А. Камышникова Корректор В. Брыксина

Редактор М. Макарова

Типография, пр. Сапунова, 2

Заказ 1402j!3 Изд. М 1277 Тираж 624 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, )К-35, Раушская наб., д. 4,5