Запоминающее устройство на интегральных схемах

 

11и 477462

ОПИСАНИЕ

ИЗОБРЕТЕН ИЯ

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕ7ЕЛЬСГВУ (61) Дополнительное к авт. свид-ву— (22) Заявлено 24.10.72 (21) 1839429/18-24 с присоединением заявки №вЂ” (23) Приоритет—

Опубликовано 15,07.75. Бюллетень ¹ 26

Дата опубликования описания 06.12.76 (51) П .К

1ЧЫй PlfE б - У

Государственный комитет

Совета Министров СССР по делам изобретений и открытий (53) УДК 681.327 (088.8) (72) Автор изобретения

В. В. Шаповалов и Г. Н. Оныкий

Институт электронных управляющих машин (71) Заявитель (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО НА ИНТЕГРАЛЬНЬ1Х

СХЕМАХ

Изобретение относится к области вычислительной техники.

Известны запоминающие устройства (ЗУ) иа интегральных схемах, содержащие адресный регистр и накопитель.

Максимальное число входных и выходных выводов в интегральной схеме определяется технологией производства кристаллов и является величиной строго ограничиваемой. Количество запоминающих ячеек в кристалле зависит от числа адресных входов в ием и от системы выборки адресуемых ячеек.

Обычно адресация осуществляется при помощи дешифратора, преобразующего код адреса, поступающий с адресного регистра, в унитарный код, выбирающий определенную запоминающую ячейку. Если дешифратор не расположен в одном кристалле вместе с запоминающими ячейками, то при такой системе выборки количество адресуемых ячеек в кристалле равно числу адресных входов в кристалле. Матричная выборка позволяет увеличить количество запоминающих ячеек в п 1 - кристалле при и адресных входах до

Недостатком известных ЗУ является малая емкость при фиксированном числе входов.

Целью изобретения является увеличение общей емкости, накопителя при фиксированном числе входов.

Это достигается тем, что предлагаемое устройство содержит преобразователь двоичного кода в код сочетаний из п по r, где

2,3,..., n, причем выходы адресного реги5 стра соединены с входами преобразователя, выходы которого соединены с адресными входами накопителя.

Предлагаемое устройство представлено на чертеже, где:

10 1 — адресный регистр, 2 — преобразователь в код сочетаний из и по r, 3 — накопитель, составленный из интегральных схем, 4 — интегральная схема, имеющая 1з адресных входов, 5 — запоминающая ячейка.

15 Сигналы с выхода адресного регистра 1 поступают на входы преобразователя 2, выходы которого связаны с адресными входами накопителя 3, составленного из интегральных схем 4, содержащих запоминающие ячейки 5.

20 Каждая ячейка выбирается совпадением сигналов, поступающих по г из п входов, например, r=2. Количество адресуемых ячеек при выборке кодом сочетаний равно С;, . Для

r=2 количество запоминающих ячеек равно

25 n(n — 1)

--, что уже оольше, чем количество запоминающих ячеек при матричной выборке.

Максимальное значение достигается при и

r= — —, 30 2

477462 ф а.

Составитель Г. Опыкий

Техред 3. Тараненко

Редактор И. Шубина

1(орректор Т. Гревцова

Заказ 3656 Изд. № 1638 Тираж 648 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, Ж-35, Раушская наб., д. 4/5

МОТ, Загорский филиал

Таким образом, преимуществом данного устройства является то, что используя вместо обычного дешифратора, преобразующего двоичный,код в унитарный, преобразователь двоичного кода в код сочетаний из и по r, можно осуществить выборку запоминающих ячеек накопителя кодом сочетаний, что позволяет значительно увеличить емкость накопителя при фиксированном числе адресных входов.

Г

1 !

I !

I !

L—

Формула изобретения

Запоминающее устройство на интегральных схемах, содержащее адресный регистр и накопитель, отличающееся тем, что, с целью увеличения общей емкости накопителя при фиксированном числе его адресных входов а, опо содержит преобразователь двоичного кода в код сочетаний из п по r, где r=2, 3,..., и, причем выходы адресного регистра соедине ны с входами преобразователя, выходы которого соединены с адресными входами,накопителя.

1 !

1 !