Динамическая ячейка на мдп транзисторах

 

ОП ИСАНИЕ

ИЗОБРЕТЕН Ия

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистицеских

Уеспублик (i ) 478361 (61) Дополнительное к авт. свид-ву(22) Заявлено 01 .02.73 (21) 1882926/18=24 с присоединением заявки № (5Ц M. Кл.

G 3. 1с 1 1/40

Гасударственный номитет

Совета Министров СССР оо делам изобретений и открытий (23) Приоритет

1 (43) Опубликовано 25.07.73юллетень ¹27 (53} УДК 681.327.066 (088.8) (45) Дата опубликования описания 15.12.75

Э. P. Караханян (72) Автор изобретения (71) Заявитель

Рыбинский вечерниЪ авиатехнологический институт (54) ДИНАМИЧЕСКАЯ ЯЧЕЙКА ПАМЯТИ НА МДП ТРАНЗИСТОРАХ

Изобретение относится к вычислительной технике и предназначено для построения полупроводниковых запоминающих уст-. ройств с произвольной выборкой.

Известна ячейка памяти на МДП=тран- 5 зисторах с индуцированными каналами, содержащая информационные;транзисторы, соединенные по триггерной схеме и адрес-, ные транзисторы, включенные между плечами триггера и разрядными шинами, затворы которых подключены к адресной шине, Бель изобретения — уменьшение площади, занимаемой ячейкой на кристалле, увеличение быстродействия и уменьшение потребляемой мощности. 15

В предлагаемой схеме последовательно с адресными транзисторами включены дополнительные нагрузочные транзисторы

С IECTpCKHHblM KBHQIIOM> затворы И ИСТОКИ которых подключены к стокам адресных тра1гзисторов, стоки — к разрядным шинам, Н а фиг, 1 принципиальная схема ячейки памяти; на фиг. 2 — вариант ячейки па-. мяти и на фиг. 3 приведены вольтамперные харак г еристпкн транзисторы ячейки.

Предлагаемая дийамическая ячейка паГ мяти содержит информацирнные транзисторы

1 и 2, адресные транзиторы 3 и 4, дополнительные нагрузочные транзисторы 5 и 6, запоминающие конденсаторы 7 и 8, адресную шину 9, разрядные шины 10 и 11, общую шину 12 схемы.

Вольтамперная характеристика информационного транзистора на фиг. 3 обозначена буквой а, нагрузочная вольтамперная характеристика адресного транзистора— б и нагрузочные вольтамперная характеристика последовательно соединенных адресного и дополнительного нагрузочного транзисторов — в.

Ячейка работает следующим образом.

B режиме хранения адресные транзисторы 3 и 4 закрыты. Информация храппч-ся виде заряда па запоминающих KoHIIe»саторах 7 и 8. Для предотвращения потери информации периодически осуществляется ее регенерация. Для этого на>адресную шину 9 подаются импульсы, открывающие

)адресные транзисторы 3 и 4, а на разряд-(478361 ные шины 10 и 11 подаются напряжения, соответствующие уровню логической "1 .

В режиме считывания на адресную шину 9 подается импульс, открывающий адресные транзисторы 3 и 1 и усилитель считывания, подключенный к разрядным шинам 10 и 11, определяет состояние выбранной ячейки.

B режиме записи на адресную шину 9 подается импульс, открывающий адресные, транзисторы B и 4. На разрядные шины

10 и 11 подаются напряжения, соответствующие записываемой информации.

Цифровая МДП-ИС вЂ” интегральная схе1ма может быть размещена на малой плошади, если все транзисторы схемы выпол- нены с минимальными размерами. Для определения напряжения на выходе инвертора, представляющего собой открытое плечо ячейки, приравняем выражение !

1 5 Рб для вольт-амперной характеристики нагрузочного транзистора 5 к выражению: 1 "Вх "011 "Вб1 представляющему собой вольт-амперную характеристику информационного транзистора

l (гочка пересечения кривых а и в на фиг. 3) — Е, Е

0 О нормированное напряжение на затворе адресного и стоке нагрузочного транзистора гоотве.«ствеиио;

I- 0

U=— 0 вых

В«в!)(— нормированное напряжение иа

Зб б ВЬц ! истоке адресно) О 1раизистора.

Из пр«!«)едеиных на фиг. 3 графиков следует, что при любых напряжениях ««агруэочная кривая в обесиев«иваег больший ток заряда, чем кривая д, с)(едова«е11« но,«)ред)!а! аел«ая ячейка ил!еег большее быстродейс«в(!е, чел(известный опало! . (целью увеличен!(я помехоэошищеииост!! ячейки, транзисторы со встроенным к яи алом ) и 6 мОжн О «)к) 1 IО I«(1 ь I (IK)K H л(ежду ииформациоииными 1 и 2 и адрес- 1 н«!л!«1 3 и 4 раиэисторами, В этом случае транзисторы (- о всгроеииым каиалол! и(:р.гют роль буфетных, предотвращая и«)охо,лде«!ие импульса с адресной шины 9 непосредственно иа затворы иифорл! аци он и их трои эис торов. норлгированное напряжен«!е «Ict истоке наг руэочиог о гранзисто1= " 1 "вх 01! Вы!(где К, К, — удельные крутизны и пороговые напряжения транзисторов 1 и 5 соот-. иетствеиио, 1„«, Ц вЂ” напряжение на вых вх с I Оке и з ! !)О!)е трс!иэис гора 1 . !!Оноl ая

I

1! ) U. U. =- О, К =- l(. находим, ччо

0.1 ((5 «)

О

1 вв(в 2(Овв в ь-1) О

Овм= V.= R,5 ОО! !1(!! ги(!ич!(О! о значеи«!я

I I OJI " ill h I

Вв1х 3 "О

Из ир«(ве)«еи«!о! о расчета следует, что иа выходе открытого инвертора, выполненно« О иа транзисторах с минимальными разл«ерами, напряжение меньше порог ового значения, ч го обеспечивает закрытое состоянии! другого иивертора. 1 ра и и(с I op« I 1-4 занимают плошадь в 2-2,5 раз меньшую, чем аналогичные т«)а!!з«!егоры в прототипе, Наличие дополнительных раиэисто!)Ов 5,6 увеличивает и)«О«ц((1!ь ячейки приблизительно иа 30 й.

l l (IKHhI О!)р«!.в)ом, пред)«а(«2«а()мая ячейка па- !

ll редмет изобрете ни я, аб Динам«!в!еская ячейка noh!a)«»1(I Mjlll- транзисторах, содержащая информ«п Hl)HI«I,I((.: транзисторы с индуцированным каиалол1, соединенные ио схеме триггера, запоминаю!Иие KQHJ«enc«I«op« I, включенные между

60 B&TBoPoM «l ис ОКОлФ KH>Kflol О HH(t)of)h(HI«lion

-.--1 (мяти занимает плошадь в 1,5-1,0 рада меньше известной ячейки, Уменьшение рассеиваемой мощности является следствием уменьшения розмеро» транзисторов в ячейке, что приводит к уменьшению конденсаторов 7 и 8, а следовательно, и снижению мощности, связан -. ной с их перезарядом.

Инерционность ячейки связана с процес«О сом заряда запоминающих емкостей конденсаторов 7 и 8 через адресный 4 и дополнительный нагрузочный 6 транэис горы, когда информационный транзистор 2 закрыт. ! б Вольт — -омперная характеристика составной !

««агрузки может быть представлена аналитически системой уравнения, описывающих вольт=амперные характеристики адресного

4 и нагрузочного 6 транзисторов. вв 1=2)Еф-0 !((((— Овв,„)-(U IJ((((z) = (2-K - u)(E -u ), 1 ДЕ

1 ДЕ нормирован)!1)е ко значение гока;

47836 1

2 1

Фиг, f

I ку02

f,0

1,0

Pv23

Составитель РЯвррская едактор Е,1 ончар

ТекредЕ 1,1итрофанова Корректор Т.ДобРовольская

Вака °

Изд. И g(g$

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений н открытий

Москва, 113035, Раушская наб., 4

Предприятие «Патент», Москва, Г-59, Бережковская наб., 24

5 ного транзистора и адресные транзисторы . с индуцированным каналом, затворы ко- торых подключены к адресной шине, а истоки - к выходам триггера, о т л ич а ю щ а я с я тем, что, с целью уменьшения площади, занимаемой ячейкой, (увеличения быстродействия и снижения потребляемой мощности, она содержит нагрузочные транзисторы со встроенным каналом, истоки и затворы которых подключены к истокам адресных транзисторов,: стоки - к разрядным шинам.

Тираж648 Подписное