Микропрограмммное устройство управления для цифровой вычислительной машины

 

О П И С А Й И Е

ИЗОБРЕТЕНИЯ 11 482743

Союз Советских

Социалистических

РеспубликК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Зависимое от авт. свидетельства 224161 (22) Заявлено 10.06.67 (21) 1164764/18-24 с присоединением заявки № (23) Приоритет

Опубликовано 30.08.75. Бюллетень № 32

Дата опубликования описания 09.12:75 (51) М. Кл. G 061 9/16

Государственный комитет

Совета Министров СССР по делам изобретений и открытий (53) УДК 681.326.3 (088.8) (72) Авторы изобретения

Г. Е. Овсепян и Х. К. Эйлезян (71) Заявитель (54) МИКРОПРОГРАММНОЕ УСТРОЙСТВО УП РАВЛЕН ИЯ

ДЛЯ ЦИФРОВОЙ ВЫЧИСЛИТЕЛЬНОЙ МАШИНЫ

Известно микропрограммное устройство управления для цифровой вычислительной машины по авт. св. 224161.

Предлагаемое устройство отличается тем, что в нем выходы адресной части накопителя соединены со счетными входами триггеров соответствующих разрядов регистра адреса долговременного запоминающего устройства, а счетный вход первого разряда регистра адреса долговременного запоминающего устройства подсоединен к выходу схемы «ИЛИ» признаков условий. Выходы регистра адреса долговременного запоминающего устройства через схемы «ИЛИ» и «И» подключены ко входу первого инвертора, выход которого подсоединен к управляющим входам вентилей элементарных операций и ко входу второго инвертора. Выход последнего подключен к управляющим входам входных вентилей сумматора. Выходы старших разрядов адресной части регистра команд через схему «ИЛИ» соединены со входом третьего инвертора, выход которого подсоединен ко входу четвертого инвертора и к управляющим входам приемных вентилей регистра адреса оперативного запоминающего устройства, а выход четвертого инвертора подключен ко входам другой группы приемных вентилей регистра адреса оперативного запоминающего устройства.

Это позволяет увеличить быстродействие и надежность устройства, а также сократить

его оборудование.

Блок-схема предлагаемого устройства изображена на чертеже.

Устройство содержит накопитель 1 долговременного запоминающего устройства, регистры 2 — 4, дешифратор 5, генератор 6 тактовых импульсов, схемы «ИЛИ» 7 — 10, схему

«И» 11, вентили 12 — 17, инверторы 18 — 21.

10 Такт работы устройства и машины в целом задается импульсами генератора 6, которые образуют импульсы чтения долговременного запоминающего устройства. Под их воздействием может читаться микрокоманда, 15 когда в регистре 4 находится адрес меньше

2048 (ячейки 22 и 23), или информация с программной части долговременного запоминающего устройства, когда в регистре 4 находится адрес больше 2048 (ячейки 24 — 25

20 накопителя 1).

В состав микрокоманды входят: — оперативная часть, представляющая собой информацию об импульсах управления; — адресная часть, представляющая собой

25 информацию адреса следующей микроком анды.

Импульсы управления через вентили 12 направляются к разным устройствам.

В адресной части микрокоманды, в отличие

30 от ЦВМ хранится не истинный код адреса

482743

55 бО

3 следующей микрокоманды, а код, который, передаваясь в регистр 4 адреса по счетному входу триггеров, без предварительной установки на нуль последнего образует истинный код следующего адреса.

Это обусловливает сокращение связи установки на нуль регистра 4 адреса. Указанный принцип представления адреса следующей м икр оком анды позволяет осуществить безусловные переходы к любой из 2048 микрокоманд, сводит к минимуму количество единиц, записываемых в накопитель, и число переключений триггеров регистра 4 адреса.

При данном принципе практически возможно покрыть весь объем адресов микрокоманд с изменением положения лишь одного или двух триггеров регистра адреса в каждом такте работы устройства.

Процесс определения хранимого в накопителе кода на основе кодов текущего и следующего адресов очень прост.

Условные переходы в микрокомандах выполняются корректировкой кода адреса следующей микрокоманды в одном из разрядов регистра 4 адреса на основе опроса соответствующих признаков.

Импульсы с выхода схемы 8 «ИЛИ» поступают на вход первого триггера разряда регистра 4 по счетному входу.

Таким образом, если выполняется микрокоманда, содержащая элементарную операцию, которая опрашивает какой-либо выработанный признак, наряду с кодом, преобразующим адрес микрокоманды, в регистре 4 на счетный вход триггера младшего разряда поступает единица, перебрасывающая данный триггер в обратное состояние.

Данный метод по сравнению с известным является более универсальным и не требует четности адреса. Обеспечение условия отсутствия единицы в первом разряде преобразующего кода, требуемого в данном случае, не вызывает никаких затруднений.

OTH0cительные переходы (по кодам операции, кодам условий и др.) осуществляются в результате посылки этих кодов в регистр 4 по счетному входу триггеров, не требующих наличия нулей в соответствующих разрядах регистр а.

Перечисленные выше методы осуществления безусловных, условных и относительных переходов позволяют весьма просто организовать в машине микропрограммы любой сложности.

При чтении информации с программной части долговременного запоминающего устройства, т, е. с ячеек 24 и 25 накопителя 1, микропрограммы прерываются следующим образом: в соответствующей микрокоманде вырабатывается соответствующая элементарная операция, которая при наличии единицы в трех старших разрядах адресной части регистра 2 команд (адрес больше 2048) при помощи схемы «ИЛИ» 10 и инверторов 20 и 21 обеспечивает передачу адреса текущей мик5

З0

50 рокоманды из регистра 4 в регистр 3. Далее под действием импульсов генератора 6 по тактам микропрограммы выполняются операции: установка на нуль регистра 4, прием в нем адреса из регистра 2 команд чтения с ячеек

24 и 25 и обратная передача адреса микрокоманды из регистра 3. В такте чтения с ячеек 24 и 25, что обусловливается наличием единицы в трех старших разрядах регистра 4, с помощью схемы 7 «ИЛИ» образуется признак, который при помощи схемы 9 «ИЛИ» и инверторов 18 и 19 пропускает импульсы числа с запоминающего устройства в сумматор и обеспечивает запирание вентилей 12 элементарных операций.

Такое же переключение выполняется при чтении из ячеек 23 накопителя 1 микропрограммных констант, начиная с 1920-го адреса, при помощи анализа признака 8 — 11-го разрядов регистра 4 схемой «И» 11, схемой 9 сборки, инверторов 18 и 19. При этом считываемые с ячейки 22 импульсы образуют элементарные операции и код, образующий адрес следующей микрокоманды, а импульсы, считываемые с ячейки 23, — код константы, принимаемой в сумматоре. Эти константы используются во многих микропрограммах, например, для образования дополнительного кода чисел.

Учитывая строгую фиксированность времени действия элементарной операции передачи адреса из адресной части регистра 4, а также строгую фиксированность продолжительности времени нахождения адреса числа или константы в регистре 4, в отличие от схемы по авт. св. 224161, в предлагаемой схеме динамический принцип формирования разрешений передачи адреса из регистра 2 и чтения числа или константы из накопителя 1 заменен статическим принципом на простых инверторах 18 — 21 с максимальным упрощением оборудования и связей в целом.

Применение предлагаемых принципов и соединений позволяет заметно увеличить скорость с одновременным уменьшением оборудования, обусловленным сокращением задержек и упрощением схем. Надежность работы

ЦВМ при этом увеличивается в результате уменьшения оборудования, упрощения схем, уменьшения количества срабатываний элементов и объема единиц, хранимых в запоминающем устройстве адресов микропрограмм.

Предмет изобретения

Микропрограммное устройство управления для цифровой вычислительной машины по авт. св. Мю 224161, отлич а ющеес я тем, что, с целью увеличения быстродействия устройства, сокращения оборудования и увеличения надежности, в нем выходы адресной части накопителя соединены со счетными входами триггеров соответствующих разрядов регистра адреса долговременного запоминаю482743

Составитель А. Плащин

Техред 3. Тараненко

Корректор Л. Денискина

Редактор Б. Федотов

Заказ 3175 15 Изд. № 1742 Тираж 679 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, УК-35, Раушская наб., д. 4, 5

Типография, пр. Сапунова, 2 щего устройства, а счетный вход первого разряда регистра адреса долговременного запоминающего устройства подсоединен к выходу схемы «ИЛИ» признаков условий, выходы регистра адреса долговременного запоминающего устройства через схемы «ИЛИ» и «И» подключены ко входу первого инвертора, выход которого подсоединен к управляющим входам вентилей элементарных операций и ко входу второго инвертора, выход второго инвертора подключен к управляющим входам входных вентилей сумматора, выходы старших разрядов адресной части регистра команд через схему «ИЛИ» соединены со входом третьего инвертора, выход которого подсоединен ко входу четвертого инвертора и к управляющим входам приемных вентилей регистра адреса оперативного запоминающего устройства, а выход четвертого инвертора подключен ко входам другой группы приемных вентилей регистра адреса оперативного запоминающего устройства.