Элемент памяти

 

Союз Советских

Социалистических

Респубблик

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТРРСКРМУ СЬИ ВТВЛЬСТЬУ (61) Дополнительное к авт. свид-ву (22) Заявлено 03,02,75 (21) 2101571/24 с присоединением заявки № (23) Приоритет (43) Опубликовано15.08.76.Бюллетень №30 (45) Дата опубликования описания 15.02.77 (»)525160 (51) М. Кл.

G 11 С 11/40

Гооударстввнный комитат

Соввта Миниотров СССР но долам изобрвтвний и открытий (53) УДК 628.327.66 (088. 8) А. С. Березин, М. О. Ботвинник, B. И. Кимарский и Е. М. Онищенко (72) Авторы изобретения (71) Заявитель (54) ЭЛЕМЕНТ ПАМЯТИ

Изобретение относится к области интегральных запоминающих устройств (ЗУ), Известен элемент памяти (ЭП), в котором для хранения информации служит построенный на биполярных транзисторах триггер с непосредственными связями, для записи и считывания информации используются дополнительные (вторые) эмиттеры транзисторов, подключенные к разрядным шинам(1).

Недостатком таких ЭП является относительно низкая помехоустойчивость, обусловленная заметной связью между основным и дополнительными эмиттерами транзисторов.

Известно применение для записи и считывания информации специальной цепи, пос- у5 троеннойна биполярных транзисторах р-л-р и n -n типов (2,). Основными частями этой цепи являются две пары транзисторов (соответственно р-и-р и п-р-и типов); первый из транзисторов каждой пары подключен базой gp и коллектором к базе второго транзистора.

Благодаря идентичности характеристик транзисторов коэффициент передачи такой пары близок к единице, что обеспечивает возможность переключения ЭП сигналом относитель-2а но малой амплитуды. Недостатком указанного ЭП является большее число элементов и, следовательно, большая площадь, занимаемая элементом на кристалле. Кроме того, время перекключения такого элемента велико.

Наиболее близким по технической сущности к данному изобретению является элемент памяти, содержащий два транзистора, база первого из которых подключена к коллектору второго транзистораи через резистор к шине питания, база второго транзистора подключена к коллектору первого транзистора и через резистор - к шине питания, а эмиттеры обоих транзисторов подключены к адресной шине, и два диода, одни из электродов которых подключены к соответствующим разрядным шинам, другие электроды -к базам соответствующим транзисторов, Серьезным недостатком такого ЭП является возможность глубокого насыщения открытого транзистора триггера, что приводит к значительному возрастанию времени переключения элемента.

Цель изобретения - повышение быстродействия элемента.

525160

Это достигается тем, что элемент содержит третий и четвертый транзисторы, причем база и коллектор третьего транзистора подключены к базе первого транзистора, база и коллектор четвертого транзистора пэдключены к базе второго транзистора, а эмиттеры третьего и четвертого транзисторов подключены к адресной шине.

На чертеже показана принципиальная схема предлагаемого элемента памяти на бипэляр- р ных транзисторах.

Элемент памяти включает в себя транзистор 1, эмиттер которого подключен к адресной шине 2, база — к первой узловой точке 3, коллектор — кэ второй узловой 1Ь точке 4; второй транзистор 5, эмиттер которого подключен к адресной шине 2, база и кэллектэр — к узповэй точке 3; транзистор

6, эмиттер котэрэго подключен к адресной шине 2, база — к узловой точке 4 и коллектор — к узлэвэй тэчке 3; транзистор

7, эмиттер кэтэрогэ подключен к адресной шине 2, база и кэллекгэр — к узлэвэй тэчке 4; первый диод 8, подключенный первым электродом (анодом) к разрядной шине 9, вторым электродом — к узлэвой точке 4; диод 10, подключенный первым электродом к разрядной шине 11, а вторым электродомк узловой точке 3; резистор 12, включенный между узловой точкэй 4 и шиной пита- ЗО ния 13; и резистэр 14, включенный между узлэвэй точкой 3 и шиной питания 13.

В режиме хранения на адресной и разрядной шинах задаются такие потенциалы, чтобы токи, протекающие через диоды 8 и

10, были пренебрежимо малы. Транзистор

1 идентичен по параметрам транзистору 6, а транзистор 5 — транзистэру 7. Для обеспечения двух устойчивых состояний элемента4О, необходимо, чтобы кээффициент усиления пары транзисторов 1 и 5(сээтветственнэ 6 и

7) был больше единицы. Это условие выполняется, если площадь эмиттернэгэ перехода транзистора 1 превосходит глошадь эмиттер- щ ного перехода транзистора 5 (аналэгичнэ для транзисторов 6 и 7), пэскольку отношение коллектэрных тэкэв этих транзисторов примерно равно отнэшению плошадей эмиттерных переходов. В этом случае падение Бф напряжения на резистэре 12 будет больше, чем на резисторе 14 (транзисторы 1 и 5 открыты), и транзисторы 6 и 7 будут практически закрыты, т. е. через нихбудутпротекать много меньшие тэки, Для гого, чтобы % предотвратить заметное насыщение транзистора 1 необходимо выбрать коэффициент усиленияпары транзисторов 1 и 5 (6 и 7) таким, чтобы перепад узловых потенциалов в обоих состояниях составлял 0,15 — 0,3 В. В этому случае инжекция носителей через переход коллектор-база транзистора очень незначительна, и транзистор можно считать ненасыщенным.

Для записи информации на адресную шину подается отрицательный импульс напряжения, а на одну из разрядных шин — положительный импульс, чтэ приводит к о"гкрываиию соответствующего диода, например, 8, через который протекает ток, величина которого определяется общим для разрядной шины резистором.

Для переключения элемента необходимо, чтобы сумма токов, поступающих в узел через резистор 12 и диод 8, была больше, чем ток, протекающий через резистор 14, умноженный на коэффициент усиления пары транзисторов.

При считывании информации одновременно с отрицательным адресным импульсом подаются положительные импульсы равной амплитуды в обе разрядные шины. При этом открываются оба диода в элементе памяти.

Разность потенциалов разрядных шин будет примерно равна разности потенциалов узлов в элементе. Эта разность может быть лег ко зафиксирована с помощью дифференциального усилителя.

Технический эффект изобретения состоит в значительном повышении быстродействия интегрального элемента, а также интегральных ЗУ, построенных на егэ основе.

Формула изобретения

Элемент памяти, содержащий два транзистора, база первого из которых подключена к коллектору второго транзистора и через резистор — к шине питания, база второго транзистора — к коллектору первого и через резистор — к шине питания, а эмиттеры обоих транзисторов подключены к адресной шине, и два диода, одни из электродов которых подключены к соответствующим разрядным шинам, другие электроды — к базам

cooTB8rcTBóþøèõ транзисторов, о т л и ч аю ш и и с я тем, что, с целью повышения быстродействия элемента, он содержит третий

H четвертый транзисторы, причем база и кол. лектор третьего транзистора подключены к базе первого транзистора, база и коллектор четвертого транзистора подключены к базе второго транзистора, а эмиттеры третьего и четвертого транзисторов подключены к адресной шине.

Источники информации, принятые во внимание при экспертизе:

1. Патент США № 3537078, кл 340-173, 1 873.

5 6

2. Патент США № 3810130, кл. 340-173, 3, Патент ФРГ № 1912176, кл. 42 1

1 973. 1973.

Составитель В. Гордонова

Редактор Н. Каменская Техред И. Ковач Корректор H. Гоксич

Заказ 5088/581 Тираж 723 Подписное

UHHHHH Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4