Аналого-цифровое делительное устройство

 

Саюа Советских

Социалистических

Республик

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (ii) 546906 т (61) Дополнительное к авт. свнд-ву (22) Заявлено 01.02.74 (21) 1991843/24 с присоединением заявки Хе (23) Приоритет

Опубликовано 15.02.77. Бюллетень М 6 (51) М. Кл."- G 06J 1/00

Государственный комитет

Совета Министров СССР (53) Уг К 681.34(088.8) по делам изобретений и открытий

Дата опубликования описания 22.03.77 (72) Авторы изобретения

В. П. Боюн, Л. Г. Козлов и А. В. Писарский

Ордена Ленина институт кибернетики АН Украинской ССР (71) Заявитель (54) АНАЛОГО-ЦИФРОВОЕ ДЕЛИТЕЛЬНОЕ УСТРОИСТВО

Изобретение относится к вычислительной технике и может быть использовано в управляющих системах и гибридных вычислительных устройствах.

Известно устройство умножения двоичных кодов на постоянный коэффициент (по величине, меньший единицы, что аналогично делению на целое число), содержащее входной счетчик, счетчик результата, узел ввода коэффициентов, генератор тактовых импульсов, устройство управления и вентили кода. Однако это устройство имеет низкое быстродействие, обусловленное последовательным режимом обработки импульсов, количество которых определяется величиной входного кода, большой объем оборудования, так как для обработки аналоговых сигналов оно содержит дополнительно аналого-цифровой преобразователь, и ограниченные функциональные возможности, поскольку в устройстве производится деление на постоянный коэффициент и отсутствует возможность деления двух переменных аналоговых величин. Известно также устройство для деления двух чисел, содержащее два регистра, сумматор и блоки элементов И. Для деления двух аналоговых величин используются два аналого-цифровых преобразователя, результаты преобразования которых поступают на регистры устройства деления, где и осуществляется операция деления двух чисел. Оно характеризуется также низким быстродействием, так как, после преобразования аналоговых величин в коды, в нем затрачивается дополнительно и тактов для

5 выполнения операции деления двух цифровых кодов, и сложностью, обусловленной наличием двух аналого-цифровых преобразователей и собственно блока деления цифровых кодов.

Наиболее близким к изобретению по технической сущности является аналого-цифровое делительное устройство, содержащее блоки формирования сигналов управления, одни входы которых соединены соответственно с входами делимого и делителя, другие входы блоков формирования сигналов управления соединены с выходами соответствующих узлов токовой компенсации, входы одного из которых подключены к разрядным выходам реверсивного счетчика делителя, входы сложения и вычитания реверсивных счетчиков делимого и делителя соединены соответственно с выходами положительного и отрицательного приращения блоков формирования сигналов управления, подключенных к одним входам элементов И соответственно прямого и обратного кода делимого и делителя, другие входы которых соединены с соответствующими выходами реверсивных счетчиков делимого и делителя, выходы элементов И подключены к

30 входам соответствующих элементов ИЛИ, вы546906

15

ЗО

40

65 ходы которы.: подключены к соответствующим разрядным входам сумматора, выходы отрицательного приращения блоков формирования сигналов управления подключены ко входам дополнительного элемента ИЛИ, выход которого через элемент задержки соединен со входом элемента ИЛИ, подключенного ко входу младшего разряда сумматора. Для выполнения операции деления двух аналоговых величин в устройстве дополнительно используются блок формирования сигналов управления и реверсивный счетчик. Это устройство является сложным и требует больших аппаратурных затрат.

Цель изобретения заключается в упрощении устройства. В описываемом устройстве это достигается тем, что в нем выходы сумматора соединены со входами второго узла токовой компенсации.

На чертеже приведена схема описываемого устройства.

Оно содержит блоки формирования сигналов управления 1 и 2, узлы токовой компенсации 3 и 4, реверсивные счетчики 5 и 6 соответственно делимого и делителя, сумматор 7, элементы И 8 и 9 прямого кода соответственно делимого и делителя, элементы И 10 и 11 обратного кода соответственно делимого и делителя, элементы ИЛИ 12, дополнительный элемент ИЛИ 13, элемент задержки 14, входы 15 и 16 соответственно делимого и делителя и выход 17.

На входы 15 и 16 поступают аналоговые величины Х, делимого и величины У, делителя соответственно. В первом такте с помощью блока формирования сигналов управления 1 осуществляется сравнение аналоговой величины У, делителя со значением напряжения U„ обратной связи, поступающего с выхода узла токовой компенсации 3 и соответствующего величине У„кода в реверсивном счетчике делителя 6. В результате этой операции на выходе блока формирования сигналов управления 1 вырабатываются импульсы положительного (при U, (У,) или отрицательного (при U„) У„) приращения. В реверсивном счетчике делителя 6 накапливается код Уц в соответствии с зависимостью

Y« — У„«ц+2 —" sign(Y,— U,), где и — разрядность реверсивного счетчика делителя 6;

1 — номер итерации, +1 при Y,)U, sign (Y,— U) = О при У.=U — 1 при Y,(U

В этом же такте в зависимости от знака величины У,— Uö осуществляется добавление (или вычитание) к содержимому Х„сумматора 7 кода Z из реверсивного счетчика делимого 5 в соответствии с формулой

Х, = У„«>1 Zi + Ъ i.2 —" sign (Y — U,) 4

Во втором такте производится сравнение с помощью блока формирования сигналов управления 2, аналоговой величины Х, делимого со значением U,. напряжения обратной связи, поступающего с выхода узла токовой компенсации 4 и соответствующего величине кода

Х„в сумматоре 7. В результате этой операции на выходе олока формирования сигналов управления 2 вырабатываются импульсы поло>кительного (при U,,(Õ,) или отрицательного (при U„)X„) приращения. В реверсивном счетчике делимого 5 накапливается код

Z, = Zi i + 2 —" sign (Ха — U ), а в сумматоре 7 код

Х«=Х„;+ У«.2 —" sign (Х, — U„:) = Y«Z, В (i+1)-й и последующих итерациях вычисления производятся аналогично, в результате чего в реверсивном счетчике делимого 5 в режиме слежения за аналоговыми величинами

Х, и У, формируется текущее значение кода

Х«Ха

1«1а которое, выдается на выход 17.

Технико-экономический эффект изобретения достигается за счет совмещения во времени операций аналого-цифрового преобразования и деления. По сравнению с известными, описываемое устройство требует меньших аппаратурных затрат при более высоком быстродействии, так как в нем одни и те же блоки используются для преобразования аналоговой величины делимого в код и для формирования частного от деления двух аналоговых величин.

Формула изобретения

Аналого-цифровое делительное устройство, содержащее блоки формирования сигналов управления, одни входы которых соединены соответственно с входами делимого и делителя, другие входы блоков формирования сигналов управления соединены с выходами соответствующих узлов токовой компенсации, входы одного из которых подключены к разрядным выходам реверсивного счетчика делителя, входы сложения и вычитания реверсивных счетчиков делимого и делителя соединены соответственно с выходами положительного и отрицательного приращения блоков формирования сигналов управления, подключенных к одним входам элементов И соответственно прямого и обратного кода делимого и делителя, другие входы которых соединены с соответствующими выходами реверсивных счетчиков делимого и делителя, выходы элементов И подключены к входам соответствующих элементов ИЛИ, выходы которых подключены к соответствующим разрядным вхдам сумматора, выходы отрицательного приращения блоков формирования сигналов уп546906

Составитель И. Шелипова

Корректоры: Е. Хмелева н Л. Котова

Техред Е. Хмелева

Редактор Л. Тюрина

Заказ 345/17 Изд. М 178 Тираж 899 Подписное

Ц!-1ИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2 равления подкл1очены ко входам дополнительного элемента ИЛИ, выход которого через элемент задержки соединен со входом элемента ИЛИ, Ilo. ÷êë1o9åííîãî ко входу младшего разряда сумматора, о т;I и ч а ю щ е е с я тем, что, с целью упрощения устройства, в нем выходы сумматора соединены со входамп второго узла токовой компенсации.