Интегратор потоков многоразрядных приращений

 

ОПИСАН И Е

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (11) 548869

Союз Советских

Социалистических

Республик (61) Дополнительное к авт. свид-ву (22) Заявлено 03.01.75 (21) 2091230/24 с присоединением заявки 1х (23) Приоритет

Опубликовано 28.02.77, Бюллетень М 8

Дата опубликования описания 15.03.77 (51) М. Кл G 06J 1/02

Государствеииый иомите1

Совета Мииистрсв СССР по делам иаабретеиий и открытий (53) УД К 681.325 (088.8) (72) Авторы изобретения

P. В. Коробков и В. E. Золотовский

Таганрогский радиотехнический институт им. В. Д. Калмыкова (71) Заявитель

Цель изобретения заключается в упрощении сумматора потоков приращений и повышении точности его работы.

Предлагаемое устройство может быть использовано в цифровой вычислительной технике, в частности в цифровых интегрирующих машинах.

Известно устройство (1), содержащее два сумматора, сдвигающий регистр, схемы анализа приращений, блок памяти, блоки изменения знака приращения, элементы И, ИЛИ.

Недостатками этого устройства являются большой объем оборудования и динамическая погрешность метода.

Наиболее близким техническим решением является устройство (2), содержащее сумматор, первый и второй входы которого соединены с первым и вторым входом устройства, первый выход — с входами первого, второго и третьего элементов И, а второй выход — с входом первого элемента задержки, четвертый

3JIeMeHT И, формирователь 3HBK3, QB3 элемента НЕ, элемент ИЛИ.

Недостатками этого устройства являются большой расход оборудования; суммирование потоков приращений сопровождается динамической погрешностью, которая тем больше, чем выше суммарная скорость потоков приращений на входе сумматора; средние скорости входных приращений необходимо ограничивать таким образом, чтобы средняя суммарная скорость входных потоков приращений не превышала максимальную.

Поставленная цель достигается тем, что в устройство введены пятый и шестой элементы

И, формирователь дополнения числа, второй и третий элементы задержки, причем выход второго элемента И соединен с входом второго

1О элемента задержки, выход которого соединен с входом элемента ИЛИ через четвертый элемент И, через первый элемент НЕ» пятый элемент И, через первый элемент НЕ и шестой элемент И, а выход элемента ИЛИ соединен с третьим выходом сумматора. Выход третьего элемента И соединен с входом элемента

ИЛИ через третий элемент задержки и четвертый элемент И, через третий элемент задержки и шестой элемент И, выход первого элc

2р мента задержки соединен с пятым элементом

И и через формирователь дополнения числа и второй элемент НŠ— с входом четвертого элемента И, третий вход устройства соединен с управляющим входом третьего элемента И, четвертый вход устройства — с управляющим входом второго и шестого элементов И. Пятый вход устройства соед1гнен с управляющим входом третьего элемента И, выход которого через формирователь знака соединен с Bblxo30 дом устройства. (54) ИНТЕГРАТОР ПОТОКОВ МНОГОРАЗРЯДНЫХ ПРИРАЩЕНИЙ

548869 (-т- )

Функциональная схема предложенного устройства приведена на чертеже, где сумматор 1, элементы И 2 — 7, элементы задержки 8 — 10, элементы НЕ 11, 12, формирователь знака 13, формирователь дополнения числа 14, элемент

ИЛИ 15.

Рассмотрим работу устройства.

Приращение hZ, формируемое на выходе устройства, имеет тот же формат, что и входные приращения (m значащих разрядов и один знаковый) . Однако вес кванта выходного приращения увеличен вдвое по сравнению с весом кванта входных приращений, следовательно где ЛХ и ЛУ вЂ” входные приращения.

Благодаря этому алгоритм работы описываемого устройства имеет следующий впд.

При сложении входных приращений ЛХ и ЛУ формируется m+2 разрядное слово, содержащее m+2 значащий разряд и один знаковый.

Полученное слово в устройстве квантуется по уровню 2ЛХ, где ЛХ вЂ” квант входных приращений. В результате квантования т старших значащих разрядов и один знаковый разряд через схему формирования знака поступают на выход устройства, как приращение AZ, Младший значащий разряд совместно со знаком представляют собой остаток квантования и запоминаются на один шаг интегрирования в устройстве. В следующем шаге интегрирования при формировании приращения

ЛЛ остаток квантирования складывается с очередными приращениями ЛХ и ЛУ.

В символической форме алгоритм работы устройства примет впд

hZ< — Р:,„(ЛХ + ЛY.+ S< >)

mod Ь, = P:(,, > I (Х + Л 1; + S; >) sign S, = Pq(<+ - 1 .+ S< ) где (ЛХ,+ЛY;+S, i) — алгебраическая сумма входных приращений ЛХ;, ЛУ,, поступающих на вход устройства в L-и шаге интегрирования, и остатка квантования $; н сформированного в предыдущем шаге интегрирования;

modS; — модуль остатка квантования в 1-м шаге; SignS; — знак остатка квантования в

1-м шаге; P — — функция расчленения, позволяющая выделить часть числа с разряда 1 по разряд m включительно.

Рассмотрим как реализуется приведенный алгоритм в описываемом устройстве.

Сформированная в сумматоре сумма

ЛХ;4-ЛУ;+5; > поступает на входы элементов

2, 3, 4. Элемент 4 реализует первое уравнение системы (1). На второй вход элемента 4 поступает управляющий сигнал, выделяющий приращение ЛЛ; (т. е. отсекающий младший разряд суммы). Через формирователь знака

13 приращение AZ, поступает на выход устройства.

r)p

Зо

Элемент И 2 реализует второе уравнение системы (1). На его второй вход поступает управляющий сигнал, пропускающий на элемент задержки 10 только младший разряд суммы. Лналогично элемент И 3 под воздействием управляющего сигнала пропускает на элемент задержки 9 знак остатка квантования. Элементы задержки 9, 10 хранят остаток квантования до начала следующего шага ннтегрп1)ованпя. К началу следующего шага ос. аток квантования возникает на выходах элементов задержки 9, 10 и присутствует там в течение всего следующего шага интегрирования. Если остаток квантования равен нулю, открыт элемент И 6, цепь переноса сумматора замкнута как обычно и на его выходе сформируется сумма ЛХ+ЛК.

Если остаток квантования равен +ЛХ, откроются элементы И 6, И 7. Через элемент И

i в младший разряд суммы поступит дополнительная единица, т. е. сформируется величина

ЛХ+Л У+ЛХ.

Если остаток квантования равен — ЛХ, откроется элемент И 5 и на вход переноса поступит проинвертированное дополнение переноса. Но Инв(допА) =А — 2 —" где Инв(доп А) — инверсия дополнения величины А; 2 —" — единица младшего разряда.

Следовательно на вход сумматора поступит перенос, уменьшенный на одну единицу младшего разряда, в результате в сумматоре сформируется величина.

Построение сумматора многоразрядных приращений описанным способом позволяет заметным образом сократить расход оборудования, так как отпадает необходимость во втором сумматоре, регистре сдвига, схеме анализа приращения, сокращается число логических схем.

Известные в настоящее время двухвходовые сумматоры потоков многоразрядных приращений требуют порядка 400 логических схем. Для построения описанного устройства необходимо менее 60 логических схем, следовательно расход оборудования сократится в

6 — 7 раз.

Так как в описанном устройстве рассогласование отсутствует, динамическая ошибка окажется равной нулю.

Скорости суммируемых потоков приращений могут быть любыми, никаких ограничений на них не накладывается.

Формула изобретения

Интегратор потоков многоразрядных приращений, содержащий сумматор, первый и второй входы которого соединены с первым и вторым входом устройства, первый выход— с входами первого, второго и третьего элементов И, а второй выход — с входом первого элемента задержки, четвертый элемент И, формирователь знака, два элемента НЕ, элемент ИЛИ, отличающийся тем, что, с целью повышения точности и упрощения устрой548869

Составитель J1. 3 ахм атон а

Техред А. Камышникова

Корректор Л. Дениск. на

Редактор С. Заика

355) 18 Из . № 222 Тираж 899 Подписное

ЦНИИПИ Государственного комитета Совета Минист1 ов СССР по делам изобретений и открытий

113035, Москва, 7К-35, Раушская наб., д. 4,"5

Заказ

Типография, пр. Сапунова, 2 ства, в него введены пятый и шестой элементы И, формирователь дополнения числа, второй и третий элементы задержки, причем выход второго элемента И соединен с входом второго элемснта задержки, выход которого соединен с входом элемента ИЛИ через четвертый элемент И, через первый элемент НЕ и пятый элемент И, через первый элемент НЕ и шестой элемент И, а выход элемента ИЛИ соединен с третьlIм выходом сумматора, выход третьего элемента и соединен с входом элемента ИЛИ через третий элемент задержки и четвертый элемент И, через третий элемент задержки и шестой элемент И, выход первого элемента задержки соединен с пятым элементом И и через формирователь дополнения числа и второй элемент НŠ— с входом четвертого элемента И, третий вход устройства соединен с управляющим входом третьего элемента И, четвертый вход устройства — с управляющим входом второго и шестого элемен5 тов И, пятый вход устройства соединен с управляюгцим входом третьего элемента И, выход которого через формирователь знака соединен с выходом устройства.

Источники информации, принятые во вни10 мание прп экспертизе:

1. Цифровые модели и интегрирующие структуры. Труды межвузовской конференции по теории и принципам построения цифровых моделей и цифровых интегрирующих машин.

15 Таганрог, 1970, с. 547, рис. 2.

2. Авт. св. ¹ 285356, кл. G 065 1/02 (прототип) .