Запоминающий элемент

 

О П

ИЗ СРЕТЕНИЯ

1Ц 562866

Союз Советских

Социалистических

Республик

К Ф )РСКОМУ СВИДЕТЕЛЬСТВУ (-...) Дополнительное к авт. свнд-ву (22) Заявлено 01.07,75 (21) 2150121/24 (511 Ч Кл G 11С 11/34 с присоединением заявки №

Гасударственный комитет

Совета Мнннстрав СССР ао делам нХобретеннй и аткрытнн (23) Приоритет

Опубликовано 25.06.77. Б»оллстснь № 23

Дата опубликования описания 22.07.77 (53) УДК 681.327(088.8) (72) Авторы изобретения

А. С. Федонин, Ю. И. Кузовлев и Л. Ф. Прошенко (71) Заявитель (54) ЗАПОМИНАЮЩИЙ ЭЛЕМЕНТ

Изобретение относится к вычислительной технике.

Известен запоминающий элемент, содержащий два транзистора р — и — р типа, эмиттеры которых соединены с адресной шиной, коллектор первого транзистора р — n — р типа соединен с базой первого, с эмиттером второго транзистора и — р — и типа и с эмиттером третьего транзистора р — и — р типа, коллектор второго транзистора р — и — р типа соединен с базой второго, с эмиттером первого транзистора и — р — и типа и с эмиттером четвертого транзистора р — и — р типа, коллекторы трстьего и четвертого транзисторов р — и — р типа соединены с разрядными шинами, базы р — и — р транзисторов и коллекторы и — р — и транзисторов соединены с шиной опорного напряжения (1).

Этот запоминающий элемент имеет низкое быстродействие и малый ток считывания, требующий высокочувствительные усилители считывания. Это объясняется малой величиной коэффициента передачи р — и — р транзисторов, связанных с разрядными шинами.

Наиболее близким техническим решением к данному изобретению является запоминающий элемент, содержащий два транзистора р — и — р типа, эмиттеры которых соединены с адресной шиной, коллектор первого транзистора p — n — р типа соединен с базами первого и третьего и с эмиттером четвертого транзисторов и — р — и типа, коллектор второго транзистора р — и — р типа соединен с базами второго и четвертого и с эмиттером третьего транзистора и — р — и типа, базы транзисторов р — и — р типа соединены соответственно с коллекторами первого, третьего, второго и четвертого транзисторов и — р — и типа, эмиттеры которых соединены с разрядными шинами.

Благодаря тому, что запоминающий элемент связан с разрядными шинами через третий н четвертый транзисторы и — р — и типа, а не через транзисторы р — n — р типа, как у описанного, такой запоминающий элемент имеет бо15 лее высокое быстродействие н не требует высокочувствительных усилителей считывания (2).

Однако при записи информации в этот элемент необходимо протекание по разрядным

20 шинам большого разрядного тока, что ограничивает быстродействие и снижает надежность работы, так как может вызывать сбои в запоминающих элементах, объединенных общими разрядными шинами. Это объясняется тем, 25 что запись информации в такой запоминающий элемент происходит за счет протекания базового тока включенного и — р — n транзистора в разрядную шину, при этом туда же течет и коллекторный ток и — р — и транзпсто30 ра, связанного с разрядной шиной, который в

562866

50 транзистора 4, что приведет к включению последнего.

Так как коэффициент усиления транзистора

3, работающего в инверсном режиме, невысокий — 3 — 5, то для быстрого выхода его из насыщения достаточно, чтобы ток коллектора превысил ток базы в 10 раз. При токе базы транзистора 3 на уровне 10 мка, достаточно развить коллекторный ток 100 †2 мка, при этом в разрядную шину 10 необходимо пропустить такой же ток. Следовательно в разрядных шинах 9 и 10 во время записи не требуется развитие больших токов, что существенно повышает быстродействие и надежность работы элемента.

Включение транзистора 4 приведет к шунтированию базы транзистора 3 и его выключению, В результате запоминающий элемент оказывается переведенным в другое состояние. При необходимости изменить информацию на противоположную, понижают потенциал на разрядной шине 9 и запоминающий элемент изменит свое состояние.

Запоминающий элемент (см. фиг. 3) выполнен с диэлектрической изоляцией компонентов, но может быть выполнен и с применением других видов изоляции.

В подложке 13 из поликристаллического кремния выполнены островки 14 и 15 монокристаллического кремния п-типа, изолированные слоями 16 и 17 двуокиси кремния или другого диэлектрика, соответственно, и имеющие скрытые слои 18 и 19 п-типа, соответственно.

В поверхностном слое двух изолированных островков 14 и 15 сформированы диффузией или другим путем области всех транзисторов и диодов предложенного запоминающего элемента.

Транзисторы 1, 3, 5 и диод 7 (см. фиг. 1) выполнены в одной изолированной области (островок) 14, а транзисторы 2, 4, 6, и диод

8 — в изолированной области (островок) 15.

Транзисторы 1 и 2 p — n — р типа выполнены продольными и образованы областями, соответственно, 20, 14, 21 и 22, 15, 23.

Транзисторы 3, 4, 5, 6 n — р — n типа выполнены вертикальными. Транзистор 3 образован областями 14, 21, 24, транзистор 5— областями 14, 21, 25, транзистор 4 — областями 15, 23, 26, транзистор 6 — областями

15, 23, 27. Диоды 7 и 8 образованы областями, соответственно, 28, 29 и 30, 31, причем области р-типа 28 и 30 соединены с областями и-типа соответственно 14 и 15 перемычками

32 и 33. Перемычки 34 и 35 образуют перекрестную связь.

Таким образом для реализации запоминающего элемента требуется всего две изолированные области и-типа. Более того, в матриценакопителе в одной изолированной области и-типа могут быть размещены транзисторы 1, 3, 5 и диод 7 всех запоминающих элементов, объединенных одной адресной шиной, при этом один диод 7 может обслуживать несколько запоминающих элементов, т. е. не требуется делать диод для каждого запоминающего элемента.

Аналогично транзисторы 2, 4, 6 и диод 8 всей строки также могут быть выполнены в одной изолированной области п-типа.

Экспериментальное исследовашш прсдлагасмого запоминающего элемента показало следущие результаты: при протекании тока через запоминающий элемент 0,5 ма время считывания составляет т, <10 нс., время записи

7зап(40 нс, ток хранения информации

I r (1 мка. Предлагаемый запоминающий элемент имеет минимальные размеры в интегральном исполнении и позволяет реализовать интегральную схему оперативного запоминающего устройства большой емкости (1024 бит).

Формула изобретения

Запоминающий элемент, содержащий два транзистора р — и — р типа, эмиттеры которых соединены с адресной шиной, коллектор первого транзистора р — n — р типа соединен с базами первого и третьего и с эмиттером четвертого транзисторов и — р — и типа, коллектор второго транзистора р — и — р типа соединен с базами второго и четвертого и с эмиттером третьего транзисторов и — р — и типа, базы транзисторов р — и — р соединены соответственно с коллекторами первого, третьего и второго, четвертого транзисторов и — р — и типа, эмиттеры которы соединены с разрядными шинами, отличающийся тем, что, с целью повышения быстродействия и надежности запоминающего элемента, он содержит два диода, катоды которых соединены с шиной опорного напряжения, а аноды — соответственно с базами транзисторов р — и — р типа.

Источники информации, принятые во внимание при экспертизе изобретения:

1. IEEE J. Slid State Circuit Vol. Se — 8 1973, № 5, р. 332.

2. Патент США. № 3643235, кл. 340 — 173, 1972. " о62866

4>иг 1 сл.ш.

1 инф ш. „0

Z3 25 27 10 г35 33 37

Составитель А. Федонин

Техред В. Рыбакова Корректор Т. Добровольская

Редактор Е. Гончар

Заказ 1606/3 Изд. № 567 Тираж 738 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Ж-35, Рау)нская наб., д. 4/5

Типография, пр. Сапунова, 2