Ячейка памяти

 

ОПИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (»)536527

Союз Советских

Социалистических

Республик (61) Дополнительное к авт. свид-ву— (22) Заявлено 20.12.74 (21) 2085828/24 с присоединением заявки №вЂ” (23) Приоритет— (43) Опубликовано 25.11.76. Бюллетень ¹ 43 (45) Дата опубликования описания 10.01.77 (51) М Кл з 6 11 С 11;40

Государственный комитет

Совета Министров СССР по делам изобретений и открытий (53) УДK 681.327.66 (088.8) (72) Авторы изобретения

И. А. Аракчеева, В. А. Иванов, В. М. Мамута, В. В. Прушинский, А. П. Удовик и А. Г. Филиппов (71) Заявитель (54) ЯЧЕЙКА ПАМЯТИ

Изобретение относится к вычислительной технике и предназначено прежде всего для использования в оперативных запоминающих устройствах цифровых вычислительHû < машин, в частности, имеющих интегральное исполнение.

Известна ячейка памяти, содержащая два двухэмиттерных транзисторов п-р-и типа, коллектор первого из которых соединен с базой второго, коллектор .второго соединен с базой первого, первые эмиттеры двухэмиттерных транзисторов подключены к соответствующим разрядным шинам, а вторые объединены, коллекторы первого двухэмиттерного первого нагрузочного и второго переключающего п-р-п транзисторов подключены к базе первого переключающего n-p-n транзистора, коллекторы второго двухэмиттерного, второго нагрузочного и первого переключающего транзисторов подключены к базе второго переключающего транзистора, эмиттеры переключающих транзисторов и вторые эмиттеры двухэмиттерных транзисторов подключены к числовой шине; эмиттеры нагрузочных транзисторов подключены к шине питания, а базы нагрузочных транзисторов подключены к шине смещения (Л

Недостатком данной ячейки является относительно небольшой ток, протекающий в разрядных шинах при считывании информации, что обусловлено низким коэффициентом усиления р-и-р транзисторов с горизонтальной структурой.

Известна также ячейка памяти, содержащая два многоэмиттерных п-р-п транзистора, эмиттер первого из которых соединен с базой второго, а эмиттер второго — с базой первого и два токозадающих р-п-р транзистора, каждый многоэмиттерный транзистор п-р-п типа

1((содержит по дополнительному эмиттеру, которые через резистор подключены к шине источника питания, а коллекторы многоэмиттерных транзисторов и-р-п типа подключены к базам транзисторов р-п-р типа, соединенных

15 между собой (2). Этой ячейке свойственно низкое быстродействие в режиме считывания.

Наиболее близким к изобретению техническим решением является ячейка памяти, содержащая два п-р-п транзистора, первые

2о эмиттеры которых подключены к базе соответствующего и-р-п транзистора, два р-п-р транзистора, первые эмиттеры которых объединены, вторые эмиттеры подключены к соответствующим разрядным шинам, базы р-п-р

25 транзисторов подключены к коллекторам соответствующих п-р-п транзисторов, адресные шины и шину питания (3).Однако этому прототипу свойственно относительно низ(кое быстродействие при считывании информации с зо ячейками памяти.

536527

Цель изобретения — повышение оыстродействия ячейки.

Достигается это тем, что ячейка памяти содержит дополнительный и-р-и транзистор, база которого подключена к адресной шине, эмиттер — к шине питания, коллектор — к базам р-и-р транзисторов, вторые эмиттеры и-р-и транзисторов подключены к соответствующим разрядным шинам.

На чертеже изображена ячейка памяти. 10

Ячейка содержит два двухэмиттерных транзистора и-р-а типа (и 2, причем первый эмиттер транзистора 1 подключен к базе транзистора 2, а первый эмиттер транзистора

2 — к базе транзистора 1. Один из эмиттеров транзистора 1 соединен с,,разрядной шиной 3, а один из эмиттеров транзистора 2 — с разрядной шиной 4. Коллектор транзистора 1 связан с базой двухэмиттерного р-и-р транзистора 5, в то время, как коллектор транзистора 2 — с базой двухэмиттерного р — и — р транзистора 6. Базы транзисторов 5 и б соединены между собой.

База транзистора 1 соединена с коллектором транзистора 5, а база трачзистора 2 — с 25 коллектором транзистора 6.

Один из эмиттеров транзистора 5 подключен к разрядной шине 3, а один из эмиттеров транзистора б — к разрядной шине 4. Вторые эмиттеры транзисторов 5 и б подключе- ЗО ны к адресной числовой шине 7. К соединенным между собой оазам транзисторов 5 и б подключен коллектор и-р-и транзистора 8, бааа которого связана с числовой шиной 7, а

svIHTT åð его — с шиной питания (смещения) 9.

Ячейка памяти работает в трех режимах: режим хранения; режим записи информации и режим считывания информации.

В режиме хранения информации прямым смещением напряжения на переходе база — 4о эмиттер открыт и насыщен транзистор 8, а, следовательно, смещены в прямом HBIIpBB;, нии переходы эмиттер — база транзисторов

5 и б, и происходит непосредственная инжекция носителей в базы n-p-n транзисторов 1 45 и 2.

Если один из транзисторов 1 или 2, например транзистор 1, насыщен и инверсный коэффициент усиления по току этих транзисторов B=1, то обратный ток эмиттера насы- 50 щенного транзистора 1 переключает на себя ток инжекции в базу транзистора 2, подде— рживая этот транзистор в закрытом состоянии, т. е. в этом случае ячейка хранит информацию. 55

В режиме записи информации понижается потенциал на шине смещения 9, а на одной из разрядных шин 3 или 4, например шины

4, потенциал повышается. Это приводит к появлению тока через второй эмиттер транзистора 6, а, следовательно, и дополнительного тока в базу транзистора 2. Обратный ток эмиттера транзистора 1 в данном случае недостаточен для компенсации тока, инжектируемого в базу транзистора 2. Транзистор 2 входит в насыщение, появляется обратный ток его первого эмиттера, который переключает на себя ток, инжектируемый в базу транзистора l, вызывая закрывание последнего. При возвращении потенциалов к BB:IHLIHIIBì, соответствующим режиму хранения, ячейка переходит в этот режим, изменив свое состояние. В режиме записи информации ток, поступающий

В0 второй эмиттер транзистора 6 из шины 4, может быть на несколько порядков больше тока IlepBblx эмиттеров транзисторов 5 и б, что обеспечивает быстрый заряд паразитных емкостей ячейки и, следовательно, высо кую скорость ее переключения.

B режиме считывания информации повышается потенциал адресной шины 7. Тогда, е=ли транзистор 2 насыщен, ток от адресной шины 7 через первый эмиттер транзистора б течет,в коллектор транзистора 2 и далее через второй эмиттер этого транзистора в разрядную шину 4, заряжая паразитную емкость этой шины. Насыщенное состояние транзистора 2 поддерживается током коллектора транзистора б. Потенциал базы транзистора 1 равен потенциалу первого эмиттера транзистора

2, а, следовательно, и потенциалу разрядной шины 4, так ка к оба эмиттера насыщенного транзистора 2 смещены в прямом направлении. Поэтому разность потенциалов разрядHbIx шин 3 и 4 при считывании будет равна напряжению на смещенном в прямом направлении переходе база — эмиттер — транзистор

1. Этой разностью потенциалов и включается схема угравления ячейками памяти. При этом высокое быстродействие ячейки при считывании информации обеспечивается полным током адресной шины 7, который может быть достаточно большой величины.

При снижении потенциала адресной шины

7 ячейка переходит в режим хранения информации, не меняя своего состояния.

Таким образом, заявляемая ячейка памяTH обладает высоким быстродействием как в режиме записи, так и в режиме считывания ннф,о D м Bl lj и и.

Ячейка предназначена для интегрального исполнения и занимает на кристалле площадь меньшую в сравнении с известными ячейками, поакольку она полностью расположена в одной изолированной области, Экспериментальные исследования интегральных образцов ячейки показали, что она обладает высокими рабочими характеристиками, Формула изобретения

Ячейка памяти, содержащая два n-p-n транзистора, первые эмиттеры которых подключены к базе соответствующего и-р-и транзистора, два р-и-р транзистора, первые эмиттеры которых объединены, вторые эмиттеры подключены к соответствующим разрядным шинам, базы р-и-р транзисторов подключены к коллекторам соответствующих и-р-и транзисторов, адресные шины и шину питания, о т536527

Составитель В. Гордонова

Техред Е. Подурушина

Редактор Е. Гончар

Корректор В, Гутман

Заказ 1143/173б Пзд. ¹ 323 Тираж 723 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, )К-35, Раушская наб., д. 4/б

Тип. Харьк. фил. пред. «Патент» л ич ающа я ся тем, что, с целью повышения быстродействия ячейки, она содержит дополнительный п-р-и транзистор, база которого подключена к адресной шине, эмиттер— к шине питания, коллектор — к базам р-п-р транзисторов,,вторые эмиттеры п-р-п транзисторов подключены к соответствующим разрядным шинам.

Источники информации, принятые во внимание при экспертизе:

1. Авт. св. СССР № 444244, М. Кл. С 11 С

11/40, опубл. 1973,г.

2. Авт. св. СССР, № 444245, М. Кл. С 11 С

11/40, опубл. 1973 г.

3. IEEE ISSSCC Didest Techn. рар. 1973 г.

Feb р 56