Делитель чатоты на 2,5

 

Оп ИСАНИЕ

ИЗОБРЕТЕНИЯ

Ь АЕТОРСЧОМУ СВИДВПЛЬСТВУ (6!) Дополнительное к авт. свил-sy(22) Заявлено16.04.76 (21) 2348072/21 с присоединением заявки № (23) Приоритет " (43) Опубликовано25.08.77. Бюллетень №31 (45) Дата опубликования описания 27.09.77

Соз Совеии

Социалистических

Республик (11)870208 (511 ha. Кл.й

Й .03 К 23/02

Гоаударстаенивй иамитат

Саевта Миииатрав СССР аа далам иаааратвиий и атирытий (53) УДК 621.374.4 (088.8) (72) Авторы изобретения. B, A. 1 эехнев (71) Заявитель (54) ДЕЛИТЕЛЬ ЧАСТОТЫ HA 2,5

Изобретение относится к автоматике и вычислительной технике и может быть использовано в устройствах, где необходимо деление последовательности импульсов на

2,6. б

Известны делители частоты, каждый разряд которых содержит триггеры памяти, коммутационные триггеры и элементы И-НЕ

С1,2}.

Первое из известных устройств содержит 30 большое количество оборудования и обладает невысокой надежностью.

Второе устройство является более совершенным и содержит три разряда, каждый из которых состоит из триггера памяти и эле- )5 мента И-НЕ, и двух коммутационных триггвров и дополнительного элемента И-НЕ, прэ этом к входной шине подключены единичный вход первого коммутационного триггера, нулевой вход второго коммутационного трит 30 гера и входы элементов И-НЕ второго и третьего разрядов. Единичный выход первого коммутационного триггера соединен с нулевым входом триггера памяти первого разряда и с нулевым входом второго комму-- И тационного триггера, нулевой выход которого соединен с единичным входом триггера памяти первого разряда и со входом элемента И-HE второго разряда. Единичный выход триггера памяти первого разряда подключен к единичному входу второго коммутапионного триггера и ко входу элемента

И-НЕ второго разряда, выход которого соединен с единичными входами триггеров памяти первого и второго разрядов и со входом элемента И-HE третьего раз, яда.

Нулевой выход триггера памяти второго разряда подключен к нулевым входам триггера памяти первого разряда и второго коммутационного трйггера, единичный выход триггера памяти второго разряда соединен со входом элемента И-HE третьего разряда, вых(т которого подключен к единичным входам триггеров памяти второго и третьего разрядов. Нулевой выход триго гера памяти третьего разряда соединен с нулевым входом триггера памяти второго разряда.

Однако известное устройстьо выполнено на большом к чичестве элементов И-HE и, следовательно, обладает невысокой надежностью.

Пель изобретения — повышение надежности работы устройства.

Для этого в делителе частоты иа 2,5, содержашем три разряда, каждый иэ которых состоит из триггера памяти и элеменуа И-НЕ и двух коммутационных триггеров и дополнительного элемента И-НЕ, единичный выход первого коммутационного триггера соединен со входом элементов И-HE первого и второго разрядов и с нулевым входом триггера памяти третьего разряда, нулевой выход второго коммутационного триггера подключен ко входу элемента И-HF перво- и го разряда, единичный выход триггера памяти первого разряда соединен со входом элемента И-HE первого разряда, выход элемента И-НЕ второго разряда подключен ко входу дополнительного элемента И-НЕ, выход эле: !ента И-НЕ третьего разряда соединен с нулевым входом второго коммутационного триггера, нулевой выход триггера памяти третьего разряда соединен со

ысодом элемента И-НЕ второго разряда, а единичный выход триггера памяти третьего разряда подключен ко входу элемента

И-НЕ первого разряда, выход которого соединен с нулевым входом nepaoro коммутационного триггера и со ВхопоМ дополни- 30 тельного элемента И-НЕ, На чертеже представлена структурная электрическая схема делителя частоты на

2,5.

Устройство содержит элементы 1-6 35

И-НЕ, попарно обраэуюшие триггеры памяти первого, второго и третьего разрядов,,элементы 7-9 И-HE этих разрядов, элементы 19-13 И-НЕ, попарно обраэуюшие первый и второй коммутационные триггерь1 40 элемент 14 И- IE дополнительный, входную шину 15, выходную шину 16.

Устройство работает следующим образом

В исходном состоянии триггеры памяти всех разрядов нахрдятся в нулевом состоя- 4 нии, а тактирующий сигнал, "поступающий на входную шину 1.з, отсутствует (равен логическому нулю). В этом случае на выходах элементов 7,11, 12,13,1,8,3,9,5 будет сигнал, равный логической единице, на 50 выходах остальных элементов будет сигнал, равный логическому нулю. С приходом первого тактируюшего импульса открывается э!!еме!!т 12 и иа его выходе появляется сигнал, равный логическому нулю, который уста!в<вr>!!ва= т триггер первого разряда в е!!и!!!! !!!.;. состояние. Наличие связи с выходи -.л..",I. ита 12 иа входы элементов .1:! и, 3 иf .:.!итствует появлению иа выхоi 1х . > их >!Ii!,,!ÐI!ToÐ сигналя, равного ло! ическому нулю, B момент действия тактируюшего сигнала. После окончания действия тактируюшего импульса на выходе элемента 13 появляется сигнал, равный логическому нулю, поэтому с приходом второго тактируюшего импульса логический нуль появляется на выходе элемента 8, который устанавливает триггер второго разряда в единичное состояние и через дополнительный элемент 14 поступает на выходную шину 16. Сигнал, равный логическому;нулю, с нулевого выхода триггера второго разряда (элемент 3) устанавливает в нулевое состояние триггер второго разряда. Наличие связей и с выхода элемента 8 на входы элементов 2 и 9 препятствует появлению на выходах этих элементов сигнала, равного логическому нулю, в момент действия так".ируюшего сигнала.

Аналогичным образом с приходом третьего тактирующего импульса логический нуль появляется на выходе элемента 9, устанавливая триггер третьего разряда в еди ничное состояние, при этом сигналом с вы.хода элемента 5 триггер второго разряда устанавливается в нулевое состояние. Наличие связи с выхода элемента 9 на вход элемента 12 препятствует открыванию элемента 12 в момент действия третьего тактирующего импульса. С приходом четвертого тактирующего импульса открывается элемент

12. Появившийся на его выходе сигнал, равный логическому нулю, устанавливает триггер первого разряда в единичное состояние, наличие связи с выхода элемента 12 на

BxoQ элемента 7 препятствует появлению на выходе элемента 7 сигнала, равного логическому нулю, в момент действия тактируюше".го импульса. По окончании действия тактируюшего импульса на выходе элемента 7 появляется сигнал, равный логическому нулю, который через элемент 14 поступает на выходную шину 16, а на выходе элемента 10 появляется сигнал, равный логической единице. С приходом пятого тактируюшего импульса открывается элемент 11, ноя вившийся на его выходе сигнал, равный логическому нулю, устанавливает триггеры первого и TpeTbего разрядов в нулевое сост!. тояиие и закрывает элемент 7. Наличие связей с выхода элемента 11 на входы элементов 10, 1 2, 8 препятствует появлению опасных состязаний в схеме устройства.

По окончании действия пятого тактируюше/ го импульса схема возвращается в исходное состояние.

Таким образг.м, на 5 входных импульсов схема выдает два выходных, т.е. происходит деление частот!! на 2,5, приче 4 выход570205

/50

Ноаи ясное

1 Патент", ая, 4 ные сигналы формируются через резные интервалы времени.

Формула изобретения

Делитель частоты на 2,5, содержащий три разряда, каждый иэ которых состоит из триггера памяти и элемента И-НЕ, и .l0 двух коммутационных триггеров и дополнительного элемента И-НЕ, при этом к входной шине подключены единичный вход первого коммутационнoro триггера, нулевой вход второго - коммутационного триггера э и входы элементов И-НЕ второго и третьего разрядов, единичный выход первого коммутационного триггера соединен с нулевым входом триггера памяти первого разряда и с нулевым входом второго коммута- И ционного триггера, нулевой выход которого соединен с единичным входом триггера памяти первого разряда и со входом элемента И-НЕ, BToporo разряда, единичный вы.ход триггера памяти первого разряда подклю. чен к единичному входу второго коммутационного триггера и ко входу элемента И HE второго разряда, выход которого соединен с единичными входами триггеров памяти первого и второго разрядов и со входом элемента И-НЕ третьего разряда, нулевой выход триггера памяти второго разряда подключен к нулевым входам триггера памяти первого разряда и второго коммутационного триггера, единичный выход триггера Зэ памяти второго разряда соединен co Bxoдом эпел ента И-HE третьего разряда, нь1xол котopого пэдключеп к единнч(!ням ВходаM триггеров памяти BTopoI о и третьего разрядов, нулевой выход триггера памяти третьего разряда соединен с нулевым входом триггера памяти второго разряда, о т л и— ч а ю шийся тем, что, с целью повышения надежности работы устройства, единичный выход первого комл утационнэго триггера соединен со входами элементов

И-НЕ первого и второго разрядов и с нулевым входом триггера памяти третьего разряда, нулевой выход второго коммутационного триггера подключен ко входу элемента

И-НЕ первого разряда, единичный выход триггера памяти первого разряда соединен со входом элемента И-НЕ первого разряда, выход элемента И-НЕ второго разряда подключен ко входу дополнительного элемента И НЕ, выход элемента И HE третьего разряда соединен с нулевым входом второго коммутационного триггера, нулевой выход триггера памяти третьего разряда соединен со входом элемента И-HE второго разряда, а единичный выход триггера памяти третьего разряда подключен ко входу элемента

Ч-НЕ первого разряда, выход которого соединен с нулевым входом первого коммутационного триггера и со входом дополнительного элемента И-HE.

Источникиин информации, принятые во внимание при экспертизе:

1. Авторское свидетельство СССР

И 426326, кл. НОЗ К 23/24, 1972.

2. Авторское свидетельство СССР

¹ 515238, кл. НО3 К 23/02, 1 975.