Устройство для управления интегратором

 

1 айте>- г,,- .

5 :,>":, >;.-,-.„. ., Я д ч-. ° в83451

Союз Советских

Социалистимеских

Республик

ОП ИСА

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДВТВЛЬСУВУ (61) Дополнит" льное к авт. свнд-ву(22) Заявлено 16.04.76 (21)2348578/18-2 (51) М. Кл, G 06 0 7/18 с присоединением заявки № (23) Приоритет

1осудорственный комитет

Сонета Миниотров СССР

w деном изобретений и открытий (43) Опубликовано 05.12.77, Бюллетень №45 (53) УДК 681.335 (088.8) (45) Дата опубликования описания 20.12.77 (72) Автор изобретения

В В Чварков (71) Заявитель (54) УСТРОЙСТВО ДЛЯ, УПРАВЛЕНИЯ ИНТЕГРАТОРАМИ

Изобретение относится к области вычислительной техники, и может быть применено в аналоговых вычислительных машинах, работающих в системе остаточных классов, Известны устройства, содержащие релей- 5 ные схемы и предназначенные для управления интеграторами, работающими в позидионной системе счисления P )

Характерной особенностью интеграторов, работающих в системе остаточных кпассов, 10 явпяется напичие времени "сброса". Так, в известном устройстве QHB интегрирования в системе остаточных классов временем "сброса является время переразряда конденсатора обратной связи интеггирующего уси- 15 питепя. Это время не учитывается, что существенно снижает точность вычпспения.

Наиболее близким по технической сущносТи к изобретению является устройство, содержаг»ее нул>орган, ключи, триггер и 20 релв (2).

Несмотря на то, что отсутствие внешних воздействий позволяет учитывать время сброса, точность работы такого устройства недостаточна, 25

11елью изобретения является повышение точности работы устройства.

3ra цепь достигается г ем, что впредпоженное устройство введены блок задания времени интегрирования, выполненный,например,на интеграторе, и элемент ИЛИ, входы которого соединены соответственно с выходами управпяемых интеграторов и единичным выходом триггера Выход элемента ИЛИ соединен с управляющими входами первого и второго ключей. Сигнальнь ый вход первого ключа подключен к источнику опорпог о напряжения положительной полярности, а выход соединен с управляющими входами ключей управления, подключенных соответствеггг>о ко входам и выходаи> управляемых интеграторов. Выход второго ключа подсоединен к первому входу блока задания времени интегрирования, второй вход которого через третьf ключ, связанный упгавляюг»ph> входом с нулевым. вь. ходом триггера, г:одключен к выходу первого ключа. Выход бло ка задания времени интегрирования соединен с входом нуль-органа, выход которого подключен к единичному входу триггера.

583451

45 3

Нулевой выход триггера связан с управляющим входом четвертого ключа, сигнальный вход которого через параллельно включенные пятый ключ и контакты реле соединен с источником опорного напряжения отрицательной полярности, а выход подключен к сигнальному входу второго ключа и через обмотку реле к шине нулевого потея» циала. Нулевой и единичный входы трит гера соединены через нормально разомкну 10 тые контакты шестого и седьмого ключей с шиной нулевого потенциала.

На чертеже представлена функциональная схема устройства.

Устройство состоит из блока задания вре45 мени интегрирования 1, выполненного на интеграторе, состоящем из операциойного с усилителя 2 с конденсатором 3 в цепи обратной связи и резисторами 4 входов, ключей 5-8, нуль-органа 9, триггера 16, реле 11 с контактами 12, ключей 13-15, ключей управления 16 и 17, управляемых интеграторов 18 с" резисторами 19 входа и элемента ИЛИ 20.

Устройство работает следующим обра25 зом.

В исходном состоянии ключи 7, 16 и

17 открыты, а остальные ключи закрыты.

Подачей напряжения на сигнальный вход ключа 14 схема переводится в режим . 30

«Запоминание». Триггер 10 переводится в единичное состояние.

Режим Интегрирование" начинается с момента подачи напряжения на сигнальный

35 вход ключа 15. При этом триггер 10 пере водится в нулевое состояние и открывает через элемент ИЛИ 20 и ключ 5 ключи управления 16 и 17 интеграторов 18, и одновременно открываются ключи 6 и 8.

В момент сброса" на любом интеграторе 18 импульс с него поступает на оди из входов элемента ИЛИ 20.

Длительность импульса равна времени переэаряда конденсатора обратной связи управляемого инте ратора. Элемент ИЛИ

20 открывается и открывает ключ 5. Car нальный вход ключа 5 соединен с источником опорного напряжения 5-Е полопчд и. жительной полярности. Выходной сигнал 5 открывает ключ 6 и закрывает ключи 16 и 17 всех интеграторов 18, переводя последние в режим Запоминание . Постоянное напРЯженне + Я„00 чеРез откРытые по и. ключи 5 и 6 подается на интегратор блока 1.

Начинается процесс интегрирования по стоянного напряжения + Е„ - продолжиЙццп. 5 тельность которого равна времени сброса

B момент окончяния импульса "сброса д с интегратора 18 закрываются цемент

ИЛИ 20 и киочи 5 и 6, а ключи 16 и 17 открываются. Процесс интегрирования напряжения + Епца прекращается. В попо а.

» следующие моменты сброса любого интегратора 18 схема работает аналогично.

Напряжение на выходе интегратора растет.

В расчетный момент окончания процес» са интегрирования открывается ключ 13, напряжение - E> д„ через открытый ключ

8 включает реле 11, которое нормально разомкнутыми контактами 12 блокирует ключ 13. Одновременно напряжение - Е ъ

ИФ через нормально открытый ключ 7 поступает на интегратор блока 1. Поскольку коэффициенты передач входов интегратора и амплитуды напряжений подпора равны, а полярности напряжений противоположны, момент времени, когда выходное напря» жение интегратора блока 1 достигает нуля, соответствует времени задержки окончания процесса интегрирования интеграторов 18 на суммарное время "сбросов . Срабатывает нуль орган 9, который переводит триггер в единичное состояние. Сигнал с единичного выхода триггера открывает элемент ИЛИ 20 и через него ключ 5, который закрывает ключи 16 и 17 всех инте| раторов 18. На этом процзсс интегрирования решаемой переменной заканчивает ся.

Ф о р м у л а и з о б р е т е н и я

Устройство для управления интеграторами, содержащее нуль орган, ключи, триггериреле, отличающееся тем, что, с целью повышения точности работы устройства, в него введены блок задания времени интегрирования, выполненный, на1 пример, на интеграторе и элемрнт ИЛИ, входы которого соединены соответственно с выходами управляемых интеграторов и единичным выходом триггера; выход элемента

ИЛИ соединен с управляющими входами ". первого и второго ключей; сигнальный вход первого ключа подключен к источнику опорного напряжения положительнМ полярности, а его выход соединен с управляющими входами ключей управления, подключенных соответственно ко входам и выходам управляемых интеграторов; выход второго ключа подсоединен к первому входу блока задания времени интегрирования, второй вход которого через третий ключ, связанный уп» равляющим входом с нулевым выходом триггера, подключен к выходу первого ключа, а выход блока задания времени интегрирования соединен с входом нуль-органа, выход которого подключен к единичному

583451

5 входу триггера; нулевой выход. триггера связан с управляющим входом четвертого ключа, сигнальный вход которого через параллельно включенные пятый ключ и контакты реле соединен с источником опорного напряжения отрицательной полярности, а выход подключен к сигнальному входу второго ключа и через обмотку реле к шине нулевого потенциала; причем нулевой и единичный входы триггера соединены че6 рез нормально разомкнутые контакты шестого и седьмого ключей с шиной нулевого потенциала.

Источники информации, принятые во внимание при акспертизе:

1. Авторское свидетельство СССР

¹ . 437090, М. кл. 6.06 0i 7/18, 1972, 2. Авторское свидетельство СССР ! о № 395857, М. кл. О 06 & 7/18, 1973.

Составитель В, Чварков

Редактор Л. Утехина Техред Н. Бабурка Корректор С. Шекмар:

Заказ 4896/55 Тираж 818 Подписное

ИНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035,.Москва, Ж-35> Раушская наб., д, 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4