Запоминающее устройство

 

ОП ИСАНИНА (611250

ИЗОБРЕТЕНИЯ

И АВТОРСКОМУ СВИДВТИИЬСТВМ (61) Дополнительное.к авт. санд-ву (Ж) Заявлено11.05.75 (Я)2134167/18-2

М (5!) м. к.

С;11, С 1иоО с присоединением заявки Ж

Гаеудеретеееевй заметет

Сееета Вннвтреа СсР ее девам ееебретеее» е ееарнте» (23) Приоритет (43) Опублиыовано15.06.78. Бюллетень %2 (45) Дата опубликования описания 10.05.78 (5З) УДК 681.320.66 (088,8) (72) Авторы изобретения

В. А, Авдеев н Н, И. Внтиска

Таганрогский радиотехнический институт нм. В. Д. Калмыкова (71) Заявитель (54) ЗАПОМИНАЮШБЕ УСТРОЙСТВО

Изобретение относится к вычислительной технике и может быть использовано для организаиин произвольных соединений выходов и входов вычислительного устройства параллельного тниа.

Известно устройство коммутации аналоговых блоков, содержащее считывающие устфройство, выходы которого через дешифратор адреса шагового искателя и блок управления подключены к входам блока комм .танин, Однако низкое быстродействие известно го устройства вызвано тем, что блок коммутанни выпол .ен на шаговык искателях.

Наиболее близким к изобретению техничес.ким решением является запомннакяпее устройство, содержедее иакоиитель, первые апресные шины которого подключены через первый дешифратор адреса к счетчику адреса, уцравляюшнй вход которого соединен с блоком управлении, связанньв4 с регистрами числа, выходы которых соединены с ннформааиониъми шинами накопителя, н блок связи. Известное устройство предназначено длн цзанення программы коммутации выходов и, входов интеграторов пифроного дифференциального аналиеатера н имеет относительно низкое быстропеВлъне прн записи в накопитель носяефователъие пб словам матрины программы коммутаиин, 5 имекхкей разреженный,характер {в каждой строчили столбие матрища может находитьск только одна едниипа), Кроме того, органкзапия сброса накопителя путем записи нулей в ячейки памяти приводят к заM тратам времени, ямекадим место при управлении перестройкой программы коммутаиии. Gets изобретения заключается в sossmueнии бьютродействнн эа счет ускорения операций сброса и записи.. В описываемом уст

45 ройсгве ето достигается тем, что оио содержит регистр кода оиерапий. дешнфратор кода операций, буферный регистр, регистр адреса и второй дешифратор адреса, причем блок связи соединен через последовательно 0 соединенные регистр кода операнди и дешифратор кода одерапяи с блоком уиравле ння, а через буферный регистр - со счетчиком адреса и регистром адреса, который соединен через второй дешифратор адреса со вторник ацресньмн шинамн накопителя

611250 и непосредственно - с блоком управления, связанным с шиной сброса накопителя, На чертеже представлена схема описываемого устройства, 5

Оно содержит блок 1 связи, подключенный через последойательно соединенные регистр 2 кода операции и дешифратор 3 кода операции к блоку 4 управления, а также к буферному регистру 5 и к первой вход- to ной шине 6, Блок 4 соединен с первым регистром 7 числа, подключенным к первым информационным аннам накопителя 8 и ко второй входной шине 9, со вторым регистI ром 10 числа, подключенным.ко вторым информационным шинам накопителя 8 и к выходной шине 11, н с буферным регистром

5, подключенным через последовательна сое дннениые регистр 12 адреса и второй дешифратор 13 адреса ко вторым адресным 20 шинам накопителя 8, а через последовательно соединенные счетчик 14 адреса и первый дешифратор 15 адреса» к первым адресным .шинам накопителя 8.

Из цифровой вычислительной машины нли внешнего устройства по входной шине

6 через блок 1 связи осуществляется ввод сжатой матрицы программы коммутации вы ходов н sxoaos, например решающих блоков

Вычислительного устройства параллельного тина, подключенных соответственно к входной шине 9 и к выходной:шине 11 заноминакмдего устройства, Так как матраца прот раммы коммутации имеет разреженный характер, связанный- с тем, что цва нля более . Выхода решающих блоков не могут быть подключены к одному входу какого-либо решающего блока„ то поразрядная запись в накопитель 8 ее ецииип (наличие единицы в (,j ) элементе етой матрицы означает соединение Ф»го выхода решающего

1 блока с 4 и входом решающего блока, а наличие нуля - отсутствие соединения) . Вмпюияется с помощью счетчика 14 н це» шифратора 15 (ироцбаьиое обращение), регистра 22 и дешифратора 13 (поперечное обращение).

Формат коцов коммутации, составляюЩИХ СПИСОК СВЕДИНЕИнй ВЫХОДОВ Н ВХОЦОВ

5Î решающих блоков состоит as да ух частей: кода операции и кода адреса. В зависимости от ..кода операции код адреса может быть использован или для организации процоль мого обращения, или для органиаадии поперечного обращения.

Таким образом, в соответствии с кодом операции, принятым в регистр 2 н цекоднруeMsavt дешифратором 3, блок 4 управления вырабатывает сигналы, по которым код ком- 60 мутации, передаваемый через блок 1 из буферного регистра 8 поступает либо в сче1 чик 14, либо в регистр 12.

В случае необходимости по потенциалу дешнфратора 3 блок управления может сформировать сигнал для органиэации одновременного сброса ячеек памяти накопителя

8. Кроме того, s запоминающем устройстве завиСИМОСти от Kola осуществление иак сброса ячейки памяти (Продольной или поперечной ), так и сброса элемента памяти, После ввода программы коммутации в накопитель 8 в процессе работь1 вычислительного устройства ирнращения с

Выходов решающих блоков поступают в первый регистр 7, С выходов регистра 7 усиланные сигналы, соответсrвуаxдяе единичным значениям приращений на каждом шаге рвше ния вычислительного устройства нреиаводЯт одновременное неразрушаемое считывание информации во всех поперечных ячейках памяиа (наличие едииащы в какомщМЬ элементе памяти Ьзцачает соединение Выхода решающего блока, соответствующего номеру столбца . матрицы накопителя, с определенньич входом какого-либо решакхдего блока, соот

Ветствующего номеру:стрркн матрицы накопителя), Одноврем@ниое считьеаиие информации иаконитяля, с аиновнтся Возможным, ъак а@к в кцжщо9 å матрицы накопи теля мажет быть записана только одна ещищ3щ, С читыв&емая ив накопители иифор», меция, поступает через второй регистр 10 на вщщы 0 тех реааннянх блоков, для неторыи в элементах памяти соответствукь щих синс накопителя записаны единицы.

Формула изобретения

Заноминанядее устройство, содержащее накопитель, первые адресные шины которого подключены через первый дешифратор адре- са к счетчику адреса, управляющий вход которого соединен с блоком управления, свяэйцяым с регистрами числя) Выход ы К0Т0 ,рых соединены с информадионнымн шинами накоиителя и блок сВЯзи, О т B и ч а ю щ е е с я тем, что, с целью повышения быстродействия за счет ускоренна операций сброса н эаниок, оно содержит регистр кода операннИ, дешифратор кода операций, буферный рн истр, регистр адреса н второй дешифратор адреса, щйичем 0лок сВяэн подключен через последовательно соединенные регистр кода оаераиии и цешифратер кода операции к блоку управления, à sophia буферный регистр - к счетчику адреса и ре гнстру адреса, который соединен через вт рой дешифратор адреса со вторьвюн адресными шинамн накопителя и неносредственно — с блоком управления, связанным с шиной сброса накопители.

611250

Составитель h. Aaaeea

Редактор Л. ррнна Текред Э. Чужвк

Корректор И, Сервок

Филиал ППП Патент, г. Ужгород, ул. Проетная, 4

Закае 3183/42 Тиракс 717 Подписное

ЦКИЙПИ Гд ударственного комитета Совете Министров СССР но делам изобретений и открой

113035, Москва, Ж-35, Раушская наб., a. 4/6