Запоминающее устройство

 

(ФЩООй ен аеа

aced ® ..-. .: .- . <) ) тане (т .".

Н-И

Союз Советских

Социалистических

Республик

ОП И А Е

ИЗОБЬЕТЕ Н ИЯ (И) бо4оэа

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свил-ву (22) Заявлено09.07.75 (21) 215377 4/1 8-24 с присоединением заявки ¹ (23) Приоритет (43) Опубликовано25.04.78.Бюллетень )х"е 15 (45) Дата опубликования от!исания30 0(!."N, (51) М. Кл.

Ь11 С 11/34

Государотвенна|й комитет

Совета Министров СССР по делам изобретений н открытий (5З) УДК 681.327.66 (088.8) П. 3. Борухович, В. И. Кимарский, О. А. Раисов и О. В. Петухов (72) Авторы изобретения (7 l) Заявитель (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Изобретеиис От к)с!|гся к области вычислительной техники 1: может быть применено для по«трое II151 011(ра|и|В II lx и буферны.(запоминающих устрой«l B (ЗУ) Illl(рровых Вычисли- . тсльных .маllil! H II счетно-реl!13!oùèх приборов.

Известные запоминающие устройства со схемами обслуживания характеризуются потреблением б(?льшой мощности и содерхкат многокомпонентные и слоокные узлы. Примером может служить известное ЗУ на активных элементах,. в котором использован усилитель считывания из несколькиx каскадов, согласующ ix уровни входного и выxo(Hot 0 сигналов, 3 также ЗУ. усилитель считывания которого состоит из вхо 1ного, Выходного и согласующего тригi cрн»г» каскадов. При этом входной каскад для О(?е«печения неразрушаю!пего считывания Выполнен по дифференциальной схеме с Об!цей базой с малым входным сопротивлением.

Наиоолес близким техническим реili(ниех! к предложенному является ЗЪ; содержащее дсшифратор 3 дреса и матрицу запоминающi,x

ЭЛ>ЕМ HTOB На т!(?Л >> Г1>1?»ВОДНИКОВЫХ ТРИ Г! P3 X. адресш>!с !|ходы кnr(?j?BIx сое ii!iiciil с адресными шинами, иодключениы ми |с рсз разде. i!!тельные элемеHTbl к till!Bc IIIIT;!!!HH, 3 р»зрядные входы -- с выходами блоков 13!!II<. и с входами блоков счить)В;)ни51.

Блок считывания в таком ЗУ обеспечивает иеразрушакпцее считывание и содержит эл(менты, формируK)löèå опорный пoTcíöèàë н3 информационных шинах, причем сиги!)л на ВыХОде СГО ВхОднОГО каскяд|1 (?В1?(дел яется ХГ)()В5нем опорного потенциала и для его cOI I;I«0Вания с Выходным каскадом требуется согласующий каскад.

Это усложня T устройство и увеличи В;)сп потребляемую мощность.

1(увеличеш!!О по гребляем»й устрой«твом о мощности приводит также отсутствие В li(. м элементов и связей. которые о.!Ок! р»В».и| Oi>!

Включение блока заш!си ири с)тсiт«тви1, lii1! (1,. !ОВ и() 3Д рес|ib!\ Вход 1х. Гjpll >> В(. .! I! Icи и !

Обгисча ЗУ ВСС МОДЫ ЗапИСИ О (HO!I)ICHHbiX р;i i-!

5 р5!ДОВ Обт>ед)11!я!Отс51 li 0T«>тствие О, IOI(lip»I!I(H приводит к тому. что Ilpli п(ктупл lillil си! Hti-!

OB 33tlll«ii ВКЛ!»Ч»IОТСЯ 0,10К!! ЗЯИИСИ В«ЕХ >10.j>i, l(Й ЗУ,,! !I(T». i l>l(0 i »I 0, К 1 .»Торн) )! у H!i II p» НГ!(tl0 0()PH!II!<.НИЕ.

Це..!В10 изобретения являстся снижен!ц !ют2G ребляемой м»!и!!Ост».

:-:) Г0,.10(Tlli icT«H TBxI, ii)» Ilp<> т з()ж(.HH()(ЗУ ii j)i!Xi!1 КЛ!О III, ВЫИОЛИЕ!IllblC, H»IIPIIXIPj), Htl, 1 <В м х h» T ()а и ы х T!! P I! с то Г) 3 х, м Г! 1) 11 и, и 10 I I! 11(. э. I <. ктр»ды котopblx соединены «В)!х».1(!<и! Д(щифP(1T0 РЯ !Hj)C>Ccl, 31!ОДЫ COC l lili(Hbl « I!IIII!»il il!I

30

3 ЬОЧ тания, один из катодов каждого тиристора соединен с соответствующей адресной шиной, а другие катоды всех тиристоров объединены и соединены с дополнительными входами блоков записи и считывания. Блок считывания

--может содержать усилитель импульсов нуля, усилитель импульсов единицы и формирователь опорного потенциала, вход которого соединен с дополнительным входом блока считывания, а выходы его соединены с соответствующими входами блока считывания и входами усилителей импульсов нуля и единицы, выходы которых соединены с выходами блока считывания.

На фиг. 1 представлена принципиальная схема предложенного ЗУ; на фиг. 2 — схема запоминающего элемента, на фиг. 3 — временная диаграмма работы устройства.

Предложенное ЗУ содержит объединенные в матрицу запоминающие элементы 1, дешифратор адреса 2 со входными 3 и выходными 4 шинами, адресные шины 5, ключи 6, выполненные на. двухкатодных тиристорах, блоки записи 7 со входами записи «О» и «1» соответственно 8 и 9,дополнительным входом 10. Выходы блоков записи 7 подсоединены к разрядным входам «О» и «1» соответственно по.шинам,ll и 12. Входы блоков считывания 13 соединены с шинамн 11 и 12, а выходы — с выходными шинами «О» и «1» соответственно14и 15. Блок считывания 13содержит усилители импульсов нуля и единицы и формирователь опорного потенциала. Усилители импульсов содержат выход,ной транзистор 16, шунтирующий транзистор

17 и резистор 18, выходной транзистор 19, шунтирующнй транзистор 20 и резистор И .

Формирователь опорного потенциала состаит из управляющего транзистора 22 усилительного трехэмиттерного транзистора 23, базового резистора 24 и коллекторного резистора 25

Выходы формирователя опорного потенциала соединены с разрядными шинами 11 и 12 и со входами усилителей импульсов нуля и единицы блока считывания 13. Входы формирователя опорного потенциала соединены с объединенными катодами тиристоров ключей 6 и с дополнительными входами 10 блоков записи 7.

Другие катоды тиристоров ключей 6 соединены с соответствующими адресными шинами 5, которые через разделительные элементы 26 соединены с .источником питания.

Запоминающий элемент 1 представляет собой полупроводниковый симметричный триггер, состоящий нз двухкатодных тиристоров 27 и резисторов 28 и 29. Аноды тиристоров 27 через резистор 28 соединены с адресной шиной 5, первые катоды через резистор 29 соединены с шиной питания, а вторые катоды тиристоров 27 соединены с соответствующими разрядными шинами 1! и 12. N и Р базы тиристоров 27 соединены перекрестными связями.

В ЗУ могут применяться и другие известные запоминающие элементы, например триггеры, 1 выполненные на двухэмиттерных транзисторах.

ЗУ работает следующим образом.

В режиме хранения информации запоминаю03 4 щие элементы 1 запитываются через разделительные элементы 26. Ток, текущий через запоминающие элементы 1, имеет значительно меньшую величину, чем ток в режиме обращения. Все двухкатодные тиристоры ключей 6 выключены, напряжение на входы формирователей опорного потенциала и дополнительные входы 10 блоков записи 7 не падается, и на разрядных шинах 11 и 12 напряжение близко к нулю. Выходные транзисторы 16 и 19 усилителей импульсов нуля и единицы блока считывания 13 заперты, В режиме считывания на входы 3 дешифратора 2 подаются сигналы и на одном из выходов 4 дешифратара 2 появляется высокий потенциал, который включает тирнстор ключа 6, При включении тиристора на входы блоков считывания 13 подается напряжение и на разрядных шинах 11 и 12 устанавливается опорное напряжение, величина которого автоматически поддерживается такой, что выходной ток блока считывания 13, текущий через коллекторы выходных транзисторов 16 и 19 не превышает следующего значения

1ша 1! э j э к где 1 — ток через базовый резистор 24 формирователя опорного потенциала;

К вЂ” коэффициент передачи усилителя им-. пульсов блока считывания 13;

P — коэффициент. усиления по току управляющего транзистора 22.

Ток 1, выбирают приблизительно на порядок меньше рабочего выходного тока блока считывания 13, коэффициент передачи К также приблизительна на порядок меньше Р. ПоэтоМ му ток 1;„„на два порядка меньше рабочего выходного тока блока считывания 13 и, следовательно, при подаче опорного потенциала на разрядиые шины 11, 12 выходной сигнал считывания не возникает. Вместе с тем величина опорного потенциала лишь незначительно мень4 ше (на 50 — 100 мВ) напряжения на разрядных шинах 11, 12 при подаче сигнала считывания, поэтому разрушения информации при считывании не происходит.

Одновременно с установлением опорного потенциала при включении тиристора ключа 6. повышается напряжение иа адресной шине 5, связанной с этим тиристором, и увеличивается ток через запоминающие элементы 1, подсоединенные к адресной шине 5. При увеличении тока возрастает напряжение на катодах одного из тиристоров 27, входящего в состав запоминающего элемента 1, и часть тока запоминающего элемента 1 переключается в соответствующую разрядную шину 11 или 12, производя включение усилителя импульсов блока считывания 13. По окончании режима считывания сигналы с адресных входов 3 снимаются, потенциал на выходе 4 дешифратора 2 становится ниже потенциала на катодах включенного тиристора ключа 6, что приводит к его выключению. Все элементы ЗУ восстанавливаФиг 1

Смаалчау ми на!

ЬЫ Млиси ./

Ующий

МтенЧиаа

МмилнщиюеаФ ииюа . Ю

ЦНИИПИ Заказ 210гу!Ч3

Гианаэ сиепгМюи,ф йылмазу паюеициая

Тираж7 }т }1одписное г. Ужгород, ул. }}роектнаи, 4 фили л }}}}(} }}атеит йюуиюююциююгаю юли < ют состояние, которое они имели в режиме хранения информации.

В режиме записи информации одновременно с адресными сигналами подаются сигналы записи «!» или «0» на входы 9 илн 8. Так как на дополнительный вход 10 блока записи 7 при включении тиристора ключа 6 также пода.ется напряжение, производится включение блока записи 7 и одна из разрядных шин 11 и 12 замыкается на шину минус источника питания.

На другой разрядной шине 12 или 11 устанавливается опорный потенциал, и запоминающий элемент 1 переключается в состояние, при котором будет проводить ток тиристор 27, соединенный е замкнутой в данный момент разрядной шиной l l или 12. В этом случае выходные транзисторы 16 и 19 блока считывания 13 заперты, сигналы на выходах 14 и 15 отсутствуют. При подаче сигналов только на входы записи 8 или 9 блоки записи ? не включаются, так как иа дополнительных входах 10 сигнал отсутствует.

Таким образом, в режиме хранения информации блоки считывания, блоки записи и ключи практически не потребляют энергию. Применение в качестве ключей тиристоров обеспечивает также высокую нагрузочную способность ключей и снижает мощность, рассеиваемую дешифратором адреса.

Формула изобретения !. Запоминающее устройство, содержащее дешифратор адреса и матрицу запоминающих, элементов на полупроводниковых триггераi, адресные входы которых соединены с адресными шинами, подключенными через разделительные элементы к шине питания, а разрядные входы — с выходами блоков записи и с входами блоков считывания, отличающееся тем, что, с целью уменьшения потребляемой мощности, оно содержит ключи, выполненные, например, на двухкатодных тиристорах„управляющие электроды которых соединены с выходами дешифратора адреса, аноды соединены с шиной питания, один из катодов каждого тнристора соединен с соответствующей адресной шиной, а другие катоды всех тнристоров объединены и соединены дополнительными входами блоков записи и считывания.

2. Устройство по п. 1, отличающееся тем, что блок считывания содержит усилитель импульсов нуля, усилитель импульсов единицы и формирователь опорного потенциала, вход которого соединен с .дополнительным входом блока .считывания, а выходы его соединены с соответствующими входами блока считывания и входами усилителей импульсов нуля н еди25 ннцы, выходы которых соединены с выходами блока считывания.