Запоминающее устройство

 

(ii) 631983

Союз Соеетсииз

Социалистических

Республик

К .АВТОРСКОМУ СВИДИТВЛЬСТВУ (6!) Дополнительное к авт. саид-ву (22) Заявлено14.04.76 (21) 2346134118-24 с присоединением заявки № (23) Приоритет (43) Опубликовано05.11.78.Áþëëåòåíü №41. (46) Дата опубликования описания 05.11.78

-2 (5l) М. Кл

Ст 11 С 11/00 кударстввнный ноннтет

Саветв Министров СССР на делан нзобрвтвннй и открытий (53) УДК 628.327..6 (088.8) (72) Автор изобретения

И. Я. Браверман (71} Заявитель (54) ЗАПО/йИНАЮШЕЕ УСТРОЯ(."ЩО

Изобретение относится к вычислитель ной технике и может быть использовано в системах отображения информации.

Известны запоминающие устройства, использующие блоки памяти с накопителями на основе полупроводниковых запоминающих элементов с произвольной выборкой, например, микросхем К527РУ1

113 и (21.

Недостаток этих запоминающих устройств заключается в отсутствии возможности последовательно записывать информацию о нескольких процессах с целью дальнейшего произвольного ее во<>произвецения. Это объясняется тем, что одновременно с записью новой информации в устройстве происходит стирание ранее записанной информации.

Целью изобретения является расширение области применения устройства путем последовательной записи информации и произвольного ее воспроизведения.

Цель достигается тем, что в запоминающее устройство, содержащее блоки памяти, шинь записи, управления режимом, выбора накопителей блоков памяти и шины опроса, введены элементы И, ИЛИ, шина стробирования и командная шина, а в каждый разряд — три элемента

И-НЕ и инвертор, при этом шины выбора накопителей блоков памяти подключены к выходу первого элемента И-НЕ, один вход которого соединен с lllgH0A строби,рования, аругой - с выходом второго элемента И-НЕ, один вхоц которого подключен к командной шине, другой - к выхоау третьего элемента И-НЕ 9 ко входу инвертора, выход которого подключен к шине записи, вход элемента ИЛИ подключен ко входу элемента И, выход элемента ИЛИ вЂ” к шине стробировыния, а выход элемента

И - к комананой шине.

На чертеже показана функциональная схема запоминающего устройства.

Запоминающее устройство содержит блоки 1 памяти с шинами 2 записи, управления режимом 3, выбора накопителей блоков 4 памяти, шины 5 опроса, шину 6 стробировання, комананую ши631983 ну 7, адресные шины 8, элемент ИЛИ

Э, алемент И 10 и в каждом разряде

ЗУ первый элемент И-НЕ ll, второй элемент И-НЕ 12, трежй элемент И-НЕ

13, инвертор 14, выходные шины 15.

Устройство может работать в режиме записи с сохранением ранее записанной информации в режиме записи с разрушением (стиранием) ранее записанной инфо pM8:дни, В режиме записи с сохранением psнее записанной информации на свободньй вход элемента И 10 подают сигнал логической единицы. И

На одну из шин 5 опроса подают сигнал опроса (для данной схемы сигнал логической единиць ), которая поступает

BB те блоки 1 памяти, шин ы 3 управл& ния режимом которых соединены с выб- 2© раиной шиной опроса. Тем самым определяют ту половину ЗУ, куца будет записана информация.

В другой„невыбранной части ЗУ, в ато время будет возможно только считывание. Одновременно с &TBM на входы TpG тьего элемента И-HE 13 одного или нескольких выбранных для записи разрядов подают сигнал логической единицы, Дважды проиивертированный посредством тре- ЗЕ тьей двухвходовой схемы И-HE 13 и инвертора 14 этот входной сигнал разряда поступает на шину 2 записи блоков

1 памяти выбранного разряда, таким образом выбирается для записи один или несколько блоков памяти, лежащих в нэресечении выбранной шины 5 опроса и выбранных укаэанным способом шин 2 записи, Необходимый запоминающий элемент в выбранной группе блоков памяти вьвбирается при помощи адресного кода, подаваемого на адресные шины 8. После этого на соединенные входы элементов

ИЛИ 9 и И 10 подают сигнал записи4% сигнал логической единицы, который поступает через элемент И 10, предварительно открытый сигналом, поданным на его второй вход, на командную шину 7, о крывая по одному Hs входов вторые элементы И-HE 12 каждого разряда., Сигнал логического нуля с выхода третьих элементов И-НЕ 13 выбранных разрядов поступает на другой вход второго элемента И-НЕ 12, на выходе которого формируется сигнал логической единицы. Этот сигнал поступает на один вход первого элемента И-НЕ .11, другой вход которой открыт сигналом записи, поступающим через элемент ИЛИ 9 по шине стробирования 6. На входе первогo элемента И-НЕ 11 выбранного лазряда формируется сигнал логического нуля, который поступает на шину выбора накопителя блоков 4 памяти, позволяя произвести запись логической единицы в выбранный по опросным 5 и адресным 8 шинам элемент памяти накопителя.

На выходе первых элементов -HE

11 невыбранных разрядов при этом формируется сигнал логической единицы, который, поступая по шинам выбора накопителей блоков 4 памяти, запрещает запись, а тем самым и стирание информации в невыбранных разрядах ЗУ. Таким образом осуществляется запись информации в ЗУ без разрушения ранее записанной информации.

В режиме записи с разрушением ранее записанной информации на свободный вход элемента И 10 подают сигнал логического нуля. В результате этого на выходе первых элементов И-НЕ 11 всех разрядов формируется сигнал логического нуля, который поступает по шинам выбора накопителей блоков 4 памяти и выбирает все накопители для записи и стирания, При атом запись логической единицы в выбранный по опросным 5 и agpecv 8 шинам элемент памяти накопителей осуществляется только в выбраиных разрядах ЗУ, в остальных разрядах будет записан логический ноль, т.е, ранее записанная информация разрушается. При воспроизведении записанной информации на все шины 5 опроса одновременно подают сигнал логического нуля, который поступает по ним на шины 3 управления режимом всех блоков памяти

l, переводя их в режим считывания. На соединенные входы элементов ИЛИ 9 и

И 10 подают сигнал воспрои звед ения— сигнал логического нуля, на свободный ,вход алемента ИЛИ 9 сигнал стробирования — логическую единицу.

В результате атого на выходе первых алементов И-HE 11 формируется сигнал логического нуля, поступающий по шинам выбора накопителей блоков 4 памяти во все.блоки памяти, выбирая тем самым все накопители для воспроизведения информации. Произвольно изменяя адреса ЗУ, производят считывание

6319Я3

444444

44414

ЦНИИПИ Заказ 6359/52 Тираж 675 Подписное

Филиал ППП Патент, г. Ужгород, ул. Проектная, 4 информации, которая поступает с блоков 1 памяти по выходным шинам 15 на внешние устройства.

Таким образом применение рассмотрен- У ной схемы значительно раширяет область применения запоминающего устройства, разрешая вести запись информации как с разрушением, так и с сохранением ранее записанной информации, что поз- 4@ воляет производить последовательную запись и произвольное воспроизведение записанной информации.

Формула изобретения

Запоминающее устройство, содержащее блоки памяти, шины записи, управления режимом, выбора накопителей блоков памяти и шины опроса, о т л и— чающе вся тем,что, сцельюраошнрения области применения устройства путем последовательной записи информации и процзвольного ее воспроизведения, оно содержит элементы И, ИЛИ, шину стробирования и командную шину, 9 R каждом разряде «три элемента И-Hf: и инвертор, при BTQM шины выбора накопителей блоков памяти подключены к выходу первого элемента И-НЕ„один вход которого соединен с шилой стробирования, другой — с выходом второго элемента

И-Н Е, один вход которого подключен к командной шине, другой — к вь ходу третьего элемента И-НЕ и ко входу инвертора, выход которого подключен к шине записи, вход элемента ИЛИ подключен ко входу элемента И, выход элемента ИЛИк шине стробирования, а выход элемента И - к командной шине.

Источники информации, принять е во внимание при экспертизе:

1. Полевые транзисторы н интегральные микросхемы. Технический каталог.

ЦНИИ Электроника, М„1975, с, 93-98.

2. Микросхемы К527РУ1 (БКО

347ЯО7.ТУ). РТМ по применению.