Устройство для умножения

 

ОП ИСА НИ Е

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1ц640292

Сова Советских

Социалистических

Росн1блнк (61) Дополнительное к авт. свид-ву— (22) Заявлено 21.02.75 (21) 2107224/18-24 (51) М К,,г

G 06F 7/39

Государственный комитет с присоединением заявки ¹â€” (23) Приоритет— (43) Опубликовано 30.12.78. Бюллетень № 48 (45) Дата опубликования онпсаппя 30.12.78 (53) УДК 681.327 (О88.8) по делам изобретений и открытий (72) Авторы изобретения

В. И. Жабин, В. И. Корнейчук и В. П. Тарасенко (71) Заявитель Киевский ордена Ленина политехнический институт им. 50-летия

Великой Октябрьской социалистической революции

» Ф»

Г (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ

Изобретение относится к вычислительной технике и может быть применено в цифровых вычислительных машинах и специализированных цифровых вычислительных устройствах, построенных на интегральных схемах.

Известны устройства для умножения чисел, представленных последовательным кодом. Такие устройства содержат одноразрядные сумматоры, позволяющие суммировать очередные разряды множимого и суммы частичных произведений, поступающих на входы сумматора младшими разрядами вперед. В связи с этим такие устройства не могут выполнять операцию умножения чисел со старших разрядов (1).

Кроме того, указанные устройства обладают невысоким быстродействием. При поразрядном вводе операндов время умножения в таких устройствах пропорционально иг, где и — разрядность операндов.

Наиболее близким техническим решением к данному изобретению является устройство для умножения, содержащее регистр множимого, регистр множителя, вспомогательный регистр, сумматор результата, элемент И, коммутаторы, первые группы входов первого и второго коммутаторов подключены к выходам вспомогательного регистра, выходы первого и второго коммутаторов подключены ко входам регистра множимого и множителя соответственно (2).

Известное устройство обладает следующими недостатками. Такое устройство не позволяет совмещать во времени процессы поразрядного формирования операндов со старших разрядов вне устройства (например в други.; операционных блоках) и их

10 умножения в данном производстве. Нельзя также использовать получаемые разряды результата в качестве очередных разрядов исходных операндов для других операционных блоков, выполняющих операции со

15 старших разрядов операндов, так как с помощью известного устройства нельзя умножать числа со старших разрядов.

Известное устройство обладает невысоким быстродействием в тех случаях, когда нет

20 необходимости получать результат с повышенной точностью.

Целью изобретения является повышение быстродействия устройства.

Для этого устройство содержит первый и

25 второй дешифраторы, элемент ИЛИ, григгер пуска, триггеры, выходы которых подключены к выходам устройства, а информационные входы — к выходам трех старших разрядов сумматора результата, уп30 равляющие входы — к первой управляю640292

 =;), b,2 —, f=1

45 где а;, b;, с (2, 1, О, 1, 2). Каждый разряд избыточного числа кодируется тремя цифрами из множества (О, 1) в соответствии с таблицей 1.

Таблица 1

11ифры избыточного числа

Код цифры избытОчнОГО числа

1 О 1

1 1 0

000; 111

0 О 1

0 1 О бо

Ограничения на знаки сомножителей не накладываются. 65 щей шине, информационные входы первого и второго операндов подключены ко входам первого и второго дешифраторов соответственно, управляющие входы которых подключены ко второй и третьей управляющим шинам, выходы первого дешифратора подключены к первой группе входов третьего коммутатора, входам элемента

ИЛИ и второй группе входов второго коммутатора, выходы второго дешифратора 10 подключены к первой группе входов чет. вертого коммутатора, входам элемента

ИЛИ, второй группе входов первого коммутатора, выходы третьего и четвертого коммутаторов подключены ко входам сум- 15 матора результата, вход которого соединен со входом вспомогательного регистра и выходом элемента И, первый вход которого соединен с первой управляющей шиной, второй вход — с выходом триггера пуска, 20 вход которого соединен с выходом элемента

ИЛИ.

На чертеже изображено устройство для умножения.

Оно содержит вспомогательный регистр 25

1, сумматор результата 2, регистр мпожимого 3, регистр множителя 4, коммутаторы

5, 6, 7, 8, информационные входы первого и второго операндов 9 и 10, дешифраторы

11 и 12, элемент ИЛИ 13, триггер пуска 30

14, элемент И 15, управляющие шины 16, выходы устройства 17, выходные триггеры 18.

Множимое А, множитель В и произведение С являются дробными числами, пред- 35 ставленными избыточным двоичным кодом, с цифрами 2, 1, О, 1 и 2. При такой форме представления чисел, например, сомиожители А и В, имеют вид:

4

Исходные операнды А н В могут поступать поразрядно на входы блока умножения одновременно без относительного сдвига, то есть В каждыи момент времени на входы поступают разряды а„н b; с одинаковыми весами, со сдвигом иа К разрядов (К=1, 2...n) или поочередно во времени. В последнем случае разряды а, и b; нс перекрываютсяся.

Можно условно выдели п; три режима работы устройства: рсхким пропуска пулей; режим приема одного операнда; режим умножения.

Первый режим продолжается от момента начала поступления управляющих сигналов иа управляющие ишны 16 до момента поступления первого старшего разряда сомножителей А или В. В этом случае на входы 9 и 10 очередные разряды операндов ие поступают, Второй режим работы блока продолжается от момента поступления на входы 9 (10) первого старшего разряда а; (b;) до момента поступления первого старшего разряда b; (а;) на входы 10 (9).

Третий режим работы начинается непосредственно после окончания второго режима и продолжается до момента получения требуемого количества разрядов произведения С.

В исходном состоянии в старшем разряде регистра 1 записана единица, а триггеры 18 и 14, сумматор 2 и регистры 3 и 4 установлены в нулевое состояние.

Перед рассмотрением принципа действия устройства остановимся на функциях, которые выполняют дешифраторы 11 и 12, а также коммутаторы 5, 6, 7 и 8. При поступлении на входы дешифратора цифры очередного разряда операнда единичный сигнал с i-го выхода дешифратора поступает на i-й вход коммутатора, который в соответствии с этим сигналом осуществляет передачу прямого, обратного, удвоенного прямого или удвоенного обратного кодов (табл. 2).

Коды, соответствующие нулевому значению операндов, не дешифрируются. При передаче обратного и удвоенного обратного кодов на входы свободных (не связанных с выходами регистра 1) разрядов регистров 3 и 4 подаются единичные сигналы, а на свободные входы сумматора 2 через коммутаторы 5 и 6 передается инверсное значение старшего разряда соответственно регистров 3 и 4.

Устройство работает следующим образом.

В каждом цикле на шины 16 поочередно поступают управляющие сигналы. Первый сигнал поступает на управляющий вход дешифратора 11, второй — на управляющий вход дешифратора 12, а третий — на управляющий вход элемента И 15 и на тактирующие входы триггеров 18. В режиме

640292

1 ; блица 2

Выходы дешифратора

Функция, выполняемая схемой передачи кода

Код на входе

Пифра операнда дешифратора

101

Передача обратного кода

Передача прямого кода

110

001

010 пропуска нулей элемент 1Л 15 закрыт триггсром пуска. На входах н выходах дешифраторов 11 и 12 единичные сигналы отсутствуют. В этом случае регистр 1, сумматор

2 и регистры 3 и 4 не изменяют своего состояния. В каждом цикле по третьему управляющему сигналу с выходов трех старших разрядов сумматора 2 в триггеры 18 переписываются нули, подтверждая их нулевое состояние. Код на выходах 17 соответствует нулевому значению цифры избыточного кода.

При поступлении на входы 9 илп 10 первого старшего разряда операнда устройство переходит в режим приема одного операнда. Пусть для определенности первым на вход устройства поступает множимое А.

Если старшие разряды множимого равны нулю, то до прихода первого отличного от нуля разряда а; устройство работает также, как и в режиме пропуска нулей. После прихода кода значащего разряда на входы 9 по первому управляющему сигналу код разряда множимого дешифрируется дешифратором 11. С выхода дешифратора 11 единичный сигнал через элемент ИЛ1Л 13 устанавливает в единичное состояние триггер пуска 14 и, кроме того, поступает на управляющие входы коммутаторов 6 и 7.

При этом в регистр 3 через коммутатор 7 передается код вспомогательного регистра

1, а в регистр 2 через коммутатор 6 принимается код из регистра 4.

Передача кодов осуществляется в соответствии с таблицей 2. По второму управляющему сигналу состояние устройсгва не изменяется, так как на в оды 1(разряды множителя В не поступают, и, следовательно, отсутствуют единичные сигналы на входах дешифратора 12. По третьему управляющему сигналу осуществляется правьш сдвиг регистра 1 и левый сдвиг регистра 2.

В этом режиме сумматоры 2 и регистр 4, а также триггеры 18 не изменяют своего нулевого состояния. В регистре 3 в каждом цикле накапливается двоичный код множимого А.

В третьем режиме. в каждом цикле на входы 9 и 10 поступают очередные разря= ды соответственно множимого А и множителя В. По первому управляющему сигналу

2,,)

Передача удвоенного обратного кода

Передача удвоенного прямого кода код а; дешифрируется дешифратором 11 и сигнал с его выхода осуществляет передачу кода регистра 1 в регистр 3 и передачу кода регистра 4 в сумматор 2.

По второму управляющему сигналу дешифрируется код b; и сигнал с выхода дешифратора 12 поступает на входы коммутаторов 5 и 8. При этом осуществляется передача кода регистра 1 в регистр 4 и прием кода регистра 3 в сумматор 2. В сумматоре

2 происходит суммирование кода этого сумматора с кодами регистров 3 и 4. По третьему управляющему сигналу осуществляется правый сдвиг содержимого регистра

1 и левый сдвиг содержимого сумматора 2.

В сумматоре 2 сдвиг осуществляется следующим образом. Код i-го разряда (i=

=1, 2,... n+2) переписывается в i+1 разряд. В 1-й и n+4-й разряды переписывается код n+5-го разряда, à n+5-й разряд не изменяют своего состояния. Одновременно со сдвигом по третьему управляющему сигналу в выходные триггеры 18 переписывается код трех старших разрядов сумматора

2 (одновременный сдвиг и выдача кода старших разрядов сумматора 2 возможны, так как сумматор является сдвигающим, а следовательно, кажчый разряд сумматора должен быть построен на паре триггеров или на триггере с внутренней задержкой).

С выходов триггеров 18 код очередного разряда результата поступает на выходы

17, где он сохраняет свое значение до окончания следующего цикла. Для получения произведения С с точностью до и разрядов после запятой необходимо выполнить и+2 циклов вычислений в режиме умножения, т. е. с момента поступления на вход устройства разряда с весом 2 — отстающего во времени операнда. При поступлении на вход устройства разряда отстающего операнда с весом 2 — разряд произведения, формирующийся в этом цикле, имеет вес

2 — +2, т. е. разряды результата формируются с запаздыванием на два цикла.

Покажем работу блока умножения на примере.

Пусть А= (14/16) дес. = (0,2102) изб., а В = (— 7/16) дес. 0 (0,2211) изб., причем множитель В поступает на вход блока с

640292

Тап1IIU3 3

1) с номогательный регистр

I1омер 1омер

Сумматор результата

С l ÷ ма тор многа н тел н

Сумматор мнон онн о код код такта цикла

Исходное состонние

00 ).000 )00

0.00"00

О. О )00,) 1000

;0.10000

-;000.ОООООО

010

0.10000

000.000000

+ ООо.ОООООО

- - О . !)()000

000 . 000000

000 . 000000

0.00000

0100

000

+ 1.11011

+ 111.111111

110

0.01100

111.111111

+ 111.100111

+I.10111

101

111.100111

111.001111

1.10111

0010

+0.00000

+000.000000

000

0.01100

111.001111

;00О.OII0OO

+0.00100

OI0

111.100111

111.001111

+111.110111

1.11011

0001

+0.00010

0.01110

010

111.000111

-)-000.001110 †;-0.00001

001

111.010101

110.101011

1.11100

0000

+ 0.00000

0.01110

+000.000000

110.101011

+ 111.110001

+ 1.11111

110

110.011101

110.111011

1.11100

110

0000

+-0.00000

+000.000000

110.111011

+000.000000

0.01110

+0.00000

1.11100

110.111011

111.110111

110, .

0000

-)-000. 0000®

+0.00000

0.01110

111,110111

+000.000000

-, 0.00000

111.110111

111.101111

I.IIIOO задержкой на один разряд lzo отношсньцо к множимому А.

В этом случае до поступления иа вход устройства А=2 оно работает в режиме пропуска нулей. Затем до момента поступления разряда b,=2 осуществляется режим приема мпожимого (один цикл). Далее устройство работает в режиме умножения.

Для получения n=4 разрядов произведения необходимо выполнить n+2=6 циклов в режиме умножения. Для указанных значений операндов произведени" С = (— -6/

/16) дес. = (0,0110) изб.

Процесс вычисления в режиме приема множимого и в режиме умножения иллюстрирует табл, 3, 640292

Из рассмотренного примера видно, что форма представления чисел на входах и выходах устройства одинаковая. Это позволяет использовать очередные разряды произведения в качестве очередных разрядов 5 исходных операндов для других операционных блоков.

Заметим также, что в отличие от известного устройства, в предлагаемом устройстве не требуется специальной обработки 10 знаков операндов, то есть устройство может умножать как положительные, так и отрицательные числа. Кроме того, режим пропуска нулей позволяет подавать операнды на входы устройства по мере пк фор- 15 мирования в устройства и не требует синхронизации начала поступления управляющих сигналов с моментом подачи операндов на входы устройства. Режим пропуска нулей позволяет также увеличить 20 точность получения произведения, когда исходные операнды имеют S)n разрядов н являются ненормализованными числами, меньшими 1/2. В этом случае нс теряются младшие значащие разряды операндов, так 25 как отсутствует сдвиг во вспомогательном регистре 1 до прихода первого значащего разряда операндов. Все это позволяет»спользовать предлагаемый блок умножения в комплексе с другими вычислительными 30

OJlOKBMH C TBKOH жс формой IIpe+CTBB;ICIII48 операндов для вычисления сложнык математическик зависимостей. В этом смысле предлагаемое устройство обладает более

IIIHpoKHMH функциональными возможностя- 35 ми.

Следует заметить, что при получении

nl(n разрядов произведения в избыточном коде абсолютная погрешность результата не превышает величины 2 — +, а при полу- 40 чении S)n разрядов после запятой погрешность не превышает величины 2 — .

Формула изобрстсния

Устройство для умножения, содержащсс д регистр множимого, регистр множителя, вспомогательный регистр, сумматор результата, элемент И, коммутаторы, первые группы входов первого и второго коммутаторов подключены к выходам вспомогательного регистра, выходы первого и второго коммутаторов подключены ко входам регистра множимого и множителя соответственно, отличающееся тем, что, с целью повышения быстродействия, оно содержит первый н второй дешпфраторы, элемент ИЛИ, триггер пуска, триггеры, выкоды которык подключены и выкодам устройства, а информационные вкоды к выходам трек старших разрядов с; мматора результата,управляющие входы — к первой управляющей шине, информационные вкоды первого и второго операндов подключены ко входам первого и второго дешифраторов соответственно, управляющие входы которых подключены ко второй и третьей управляющим шинам, выходы первого дешифратора подключены к первой группе

BxoloB третьего коммутатора. входам элемента ИЛИ и второй группе вкодов второго коммутатора, вь.коды второго дсшифратора подключены к псрвой группе входов четвертого коммутатора, входам элемента

ИЛИ, второй группе вкодов первого коммутатора, выкоды третьего и чствсртого коммутаторов подключены ко входам сумматора результата, вкод которого соединен со вкодом вспомогательного регистра и выкодом элемента И, первый вход которого соединен с первой управляющей шиной, второй вход с выкодом триггера пуска, вкод которого соединен с выко,,ом элемента ИЛИ.

Источники инфор м а цин. принятые во внимание при экспертизе

1. Авторское свидетельство СССР № 434411, кл. G 06F 7/39, 1972.

2. Лвторское свпдете IbcTBQ СССР

¹ 451079, кл. G 06F 7/39, 1973.

640292

17 7

Составитель Р. Яворовская

Те.,рсд А. Качышникова Корректор О, Тюрина

Редактор Ю. Чедюканов

Типография, пр. Сапунова. 2

Заказ 2221 П И:,I.,к,"е 783 Тираж 79!! Г1одпнсное

НПО Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 415